过冲的问题

DDRI中，片内没有ODT，controller端和DDR端都用了串联匹配，但是仿真发现过冲很厉害，低电平部分都负了不少，而在DDR端加上并联上拉匹配，感觉过冲就小了很多。我在考虑

1，过冲对芯片影响大不大?感觉过冲得值都快接近最大临界值了。

2，如果加了并联上拉匹配，过冲减少，但是增加了布线难度，还需要加上不少的过孔。

这种情况下，大家怎么权衡的。

多谢。

又发现过冲减小，那么noise margin也小了很多。MY GOD

你现在串的是多大的电阻啊,一般最多在颗粒这边串就可以了啊,你用的什么芯片的控制器啊

两端都接了22欧姆的排阻，飞利浦的主芯片

我看了DDR datasheet（美光的）里面Vilac没有指定最小值(Vihac没有指定最大值)，这么说来，如果过冲比较大，低电平出现负值，或者高电平达到3-4V，是不是应该必须在芯片指定的IO特性范围之内：

比如美光DDR指定的I/O Pins Voltage Relative to VSS范围是-0.5V to VDDQ +0.5V

那么只要最终过冲值不超过上述范围就行了吧?超过了有什么后果吗?我在软件里仿真超过了。

分析一下IC的I/O的电路原理就知道超过会有什么后果了,光仿真是看不出来的,要分析电路原理.

建议修改器件的布局,尽量保持数据总线的等长.在靠近信号接收端使用合适的电阻加以匹配.其次,在工艺许可的情况下,可以减小走线的宽度,并保持线间距离为线宽的3倍.

小编的确阻抗控制没有做的确很好,看样子！

最严重的后果就是Latchup，即栅锁效应，烧片子。

不错,顶一下！感谢小编！