时钟信号的设计问题
时间：10-02
整理：3721RD
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各位兄弟，小弟在设计时钟电路时，如果几个地方公用一个钟，常规设计如图所示。
但是，小弟最近所作的一个设计，因为布局所限，想把时钟的驱动ic删除，然后用两个33r电阻将27m时钟分成两路。
不知这样做有没有问题，还望各位兄弟赐教！
一般没有问题的。只要布局布线注意一下就可以了。
3Q
各位兄弟，小弟在设计时钟电路时，如果几个地方公用一个钟，常规设计如图所示。
但是，小弟最近所作的一个设计，因为布局所限，想把时钟的驱动ic删除，然后用两个33r电阻将27m时钟分成两路。
不知这样做有没有问题，还望各位兄弟赐教！
一般没有问题的。只要布局布线注意一下就可以了。
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