十八层板,200M的QDR,求救高手！

我以前是学光通信的，接触ＰＣＢ设计才几个月，是新手，求救！

我做的QDＲ为２００Ｍ，地址信号建立时间0.4ns,保持时间0.4ns,CPU对QDR进行的是源同步时钟触发，就地址信号而言，ＣＰＵ的器件资料上说时钟和地址的内部时差Ｔva和Tvb都是０.８５ns,我不明白，在ＣＰＵ端的时钟和地址信号并不有太大畸变，因为还没有传输，我决得Ｔva＋Tvb应该只稍小于２.５ns,即半个时钟周期．为什么啊?

我决得在ＣＰＵ内部，应该把时钟相对地址延迟１.２５ns才对，以保证在等长传输的情况下，在ＱＤＲ端最有效的采集到地址．我的想法对吗?

根据时序关系：真实的建立时间裕量=Tvb-0.4+走线飞行时间差（Ｔfly)＞０,保持时间裕量同样的算法，带入器件值，可得走线飞行时间差（Ｔfly)在０.５５ns的范围，这太大了，几乎不用考虑走线长度了，这对吗?

你需要首先确认Tva和Tvb是相对于哪个时钟的参数：是CORE时钟还是K时钟

如果是以CORE时钟为参考，则需要转换成与K时钟的关系，因为QDR芯片用K时钟采样地址

如果是K时钟为参考，则Tva和Tvb应该是一个输出建立时间和保持时间的指标，时序计算的结果

应该是delta_Tfly=+/-0.45ns，如果走线等长，则可以认为时序裕量为+/-0.45ns。

静态时序计算是没有考虑输出skew、负载失配、端接失置、拓扑效应、ISI、XTK等影响的，如果扣除以上的

影响后裕量会比较小。

要做板吗?可联系我.饶先生13761653706  QQ:460718698   E-mail:shanghai@kwupcb.com

非常感谢eggapple老师的指导，请允许我先称你为老师！我该怎么分析来进一步精确K时钟和地址线的飞行时间差啊?
QDR的地址线和数据线一般要求等长，等长范围的一般要求是多少啊，有没有什么基本原则?和工作频率有什么关系吗?
我很想学习时序方面的知识，有没有什么更好的理论公式，或资料啊?谢谢！

有考虑外包吗?

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没有,我想自己锻炼一下！呵呵

拿18层板，锻炼，挑战！

QDR的地址信号和数据信号之间似乎不需要等长啊.

顶一 下

你QDR用的几个颗粒,是什么样的时钟方式.

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我用了每路4片,是源同步时序！