无法实现的阻抗匹配？！
我面临一个设计 数据线64位 地址线20多 加10多根控制线
其上挂接的负载 sdramx2 flash cpld 245x2 串口转换芯片 共用的控制信号比如读写要接多大6个芯片 一般的数据线也要接4-5个芯片
其中最重要的是sdram 133m；低16位数据线和地址线长度最长且负载（芯片数量）最重，分别接sdram flash cpld asic 245；
信号线长度超过20厘米 而信号的上升沿0.343ns
驱动芯片dsp的驱动能力拉灌均16ma
请高手帮我参谋一下 如何设计该总线 我有如下困惑
1 驱动芯片的扇出如何计算 带这么多的负载会有什么后果?
2 信号完整性怎么保证
比如阻抗匹配 我分析了所有的匹配方式 感觉都不可行 比如只要不是源端串联电阻 极限情况驱动芯片要输出电流3.3/70（以传输线
阻 抗70欧姆为例 实际的板层结构如此）=47ma 我还没有见过能提供这么大电流的dsp ；并行ac匹配 在跳变瞬间电阻上仍然出现如此电流，并联电阻匹配 同上，戴维南匹配 存在无解的可能 极限情况仍然是如此大的电流 另外功耗问题导致电阻封装采用1206 1/4w 上百个！不可想象阿！
如果不用末端端接 如此多的分支不可能都集中在末端 必然分布 这对中间的器件不利（模糊逻辑）源端匹配不太可行
布线拓扑 如果是菊花链 sdram放在那儿?
如果增加buffer 来增强驱动能力 仍然有电阻如何选择的问题
想破了头 看了好多书 感觉人们好像对这块没什么疑问 没细讲 尤其是芯片的输出电流能力不够怎么解决 以及后果是什么?
问题1也是我一直想了解的 芯片的带负载能力的计算 怎么理解负载电容?
期待高手指点！
补充疑问：
其实我发现我的问题关键在于驱动芯片如何驱动负载，就算没有负载 在信号传输的过程中 传输线的特性阻抗Z0不也是驱动芯片的负载吗 如果该负载为50欧姆 驱动源内阻10欧姆 则驱动电流3.3/60=55ma 非常巨大 可能吗 那怎么办?只有降低Vih当Vih降到超过噪声容限 那还是逻辑1吗
以上是个瞬时过程稳定态的电压应该是vih（此处是不是vcc?） 但无论如何 瞬态也是要解释的
那岂不是说传输线的特性阻抗无法传输信号?
瞬态的电压较小是正常的，这个将会减小时间裕量，必须通过控制相对延迟来解决。输出能力不够用buffer试试，可以试一下远端簇形拓扑结构仿真
也就是说在边沿跳变的时刻 因为驱动能力不足的原因 会晚一点跳变 这个时间怎么计算呢
为什么最终还能完成跳变?（比如只有下拉电阻匹配 按道理电压应该一直上不去啊 因为输出不了那么大电流）
你是想计算上升时间吗，给你一个公式吧
信号的tr为t1,电路的上升时间（会算吧，加上负载和线上的电容）t2，总的上升时间为t1和t2的数学平均值，就是平方和在开根号了
楼上的说的对了，看来必须要加buffer才可以了，否则输出能力确实太小了，很容易造成si问题。
sdram强烈部建议使用daisy chain,用源端匹配的star可以。完成跳变，这个还望楼下的来说说，起码如果芯片内有上拉是没有问题的好像
特征阻抗不能这么理解吧 ?
热烈欢迎高手不吝赐教阿
我想知识是越辩越明 本版也越来越红火
帮顶！
后来我仔细想了想 在传输线传输过程中特性阻抗不是真正的电阻 对高频呈现出Z0 对低频阻抗很大 所以仍然可以传输上升沿
不过理论解释有没有高手来给出
这种问题找我们做SI 仿真的就对了。给我各芯片的模型 轻松给你搞定！
仿真是可以 我想知其所以然
可以用传输线理论解释，主要看reflection.
采用什么样的端接，看仿真结果就可以，sweep一下就可以得出最佳方案。
楼上的能否说说如何仿真啊，如果各芯片只有ibis模型。
小编说 ：信号的上升沿0.343ns
因此此信号的速率大概是300Mpbs左右（如果小编的上升沿给的对的话）, 所以ibis模型可以满足精度要求。
关于拓扑结构，菊花链是必须的。
端接，要看情况了。一般上拉，或串电阻。
工具就多了，用SigXplorer就可以了。这个问题应该找SI仿真工程师，自己搞就很麻烦，因为你理论不怎么懂...
你是哪个公司的?要是缺少SI工程师 我可以帮你介绍个。
我用的hyperlynx仿真 如果说一般上拉 那问题来了 详见顶楼 芯片的灌电流仅16ma 如果上拉 用多大的电阻呢?70?那么当驱动输出低的时候 电流很大 如何保证逻辑为低
这个是我一直困惑的
还有这个电阻的功耗怎么计算 （主要是ac匹配的电阻）
理解比较机械，来说两句呵呵学习一下
负载的c阻抗,针对高频，在信号条边的时候才有，主要是导通的pn节上面寄生的电容。所谓驱动电流很小，远端并联下拉电阻匹配，电平仍然能够上去，试问，稳定以后高电平来自哪里，驱动端的V low in来自哪里?来自负载上的pn节的截断后，负载端vcc的供电。
同理，上拉的时候，输出地点平，不是只有你的driver有V low in,你的reciever一样有V lou in,这两个要同时考虑。
ac匹配的功率好像应该用电压有效值来计算。（用占主要频谱功率的波形计算，就要fourior分析了）
上升沿0.343ns,那么仿真的时候绝对不能用几百兆的频率了，必须根据f=1/2Tr的频率来做，大概1.4G这样。这个道理就不用多说了吧.
问得比较乱，答得也比较乱，只是讨论
学习
假如我是哪个远端下拉匹配电阻 当信号上升沿稳定之后我感受到的电压是多少? 那么我通过的电流也能算出来
如果理解没有错的话 I=3.3/50=66ma 这么大的电流从哪儿来的呢? 毕竟电阻的一端接地 另一端只连接了驱动芯片及接受芯片的管脚
电流从哪儿来?
可能的：1 导通cmos 的 d-s电流。2 driver的内部上拉电阻。常见的就是为了提高驱动能力 3 reciever的内部上拉电阻。这些电阻经常也是为了nc时高电平的维持，或者某些特别的input(exd)的拉电阻。我觉得你要多考虑芯片内部的结构了。有时候很多电平是由内部的电路决定的。芯片内部不是只有pn节。
简单的 从芯片的ds上 Iol Ioh做什么讲?
是不是可以作为此处的电流限制
注意 我说的是末端电阻下拉的匹配 不是ac
1,先看一下时序图,确定最高频率是多少。
2,收集仿真用到的模型和各个芯片的关于此类信号的spec
3，根据经验踹出最佳端节拓扑结构。
4，结合实际制成与成本因素，得出最佳结果。
高速问题只看最后波形好不好，根本不管电流的问题。
关于tf_summer 说的“
上升沿0.343ns,那么仿真的时候绝对不能用几百兆的频率了，必须根据f=1/2Tr的频率来做，大概1.4G这样。这个道理就不用多说了吧.”
偶实在是不怎么理解，请这位大侠解释一下。
补充一下 如果有时序问题 那就要在保证信号质量的情况下，仿真出时序余量了。
关于上升时间 估计小编给的只是参考值，不确切，就是确切也没多大用处，信号的频率是要看时序图的。
上升时间只是用来评估串扰和时序方面的问题的。
另外希望小编把问题再讲的详细一点，最好把时序图贴出来或别的资料，如果真是高速问题，那就不要把电流问题，或者衰减问题考虑的太复杂了，只看最后的波形就可以了。
上升沿0.343ns,那么仿真的时候绝对不能用几百兆的频率了，必须根据f=1/2Tr的频率来做，大概1.4G这样。这个道理就不用多说了吧.”
偶实在是不怎么理解，请这位大侠解释一下。
补充一下 如果有时序问题 那就要在保证信号质量的情况下，仿真出时序余量了。
关于上升时间 估计小编给的只是参考值，不确切，就是确切也没多大用处，信号的频率是要看时序图的。
上升时间只是用来评估串扰和时序方面的问题的。
另外希望小编把问题再讲的详细一点，最好把时序图贴出来或别的资料，如果真是高速问题，那就不要把电流问题，或者衰减问题考虑的太复杂了，只看最后的波形就可以了。
简单解释一下，方波（假设数字信号是方波）不是正弦函数，即使在信道里面他们也不是方波。对信号的波形进行傅立叶分析的结论是，信号的调变越快，也就是tr越小，信号的频谱中高频成分就越高。在信号的上升时间里，对负载电路（包括tl,ter)起作用的绝对不是理论上的信号的01频率，而是上升沿里面的高速正弦分量。
楼上的说得对，如果只是进行时序上的分析，那实在是不用去考虑上升沿带来的高频分量呵呵，当然前提是，信号的reflection或者是ring的时间，就是t-set,小到不会影响的您的时序分析，而且上下冲的电平也不会影响您的逻辑电平。我想楼上的可能误会我的意思了，我说的就是SI的termination问题，不是timing问题，so,ahh,我想其实我上面的解释也挺无聊的,isn't it.
再说负载的问题吧，接着上上楼的说。我说得是“有的”。并不是所有的pin都会内部的处理。经常的，我和teammate也会被指着说“负载这么小的电阻（ex,50Ohm)，电压上得来吗”，当然只有特定的芯片，并且确定接法，我们才敢回答说“就是这样接的,it works”.So,特定的器件，我们有特定的处理方法。正如楼上说得，小编大家都需要你的详细资料，这里凭空说挺没意思呵呵。