(求助)死活不明白DDR中ADDR group 要比 CK 长多少

达人好
小弟正搞DDR, 但是死活弄不清楚ADDR group要比CK 长多少

我查了本论坛相关主题，看了N多相关资料，但是每个资料都说不一样

我现在只明白信号都要以strobe为基准， addr/control group要比ck长一点

但是长多少 我很困惑，我的DQS布出来差不多在3000mil左右

还有 我是单片DDR颗粒和FPGA的接口

首先做时序计算,然后根据你时钟和地址信号的负载延时做一定的补偿.一般地址信号的负载比较多,同时地址信号为单沿采样,所以一般时钟都要比地址长.

用的什么片子，他的designguide都有说明

顶了

怎么又变成 时钟 比addr 长了? 应该是addr比时钟长吧

二楼说的是总长度（包括芯片封装内部的长度和PCB走线的长度），你说的应该只是PCB上的走线长度，有些芯片时钟线和其它地址数据线在芯片内部的走线长度是不一样的。二楼说的是个好建议，先分析时序，然后根据负载电容的差异计算多负载电容延时，再决定要差多少吧。

不同芯片不一样吧，要计算时序

每个芯片的设计是不同的，阻抗特性，内部本身的时序都是不同的。所以，对于外部的走线的要求是不同的。如果仔细去看它的时序图，通常这个都是时间单位的。可以根据板的传输延迟特性来计算出长度上的要求。

谢谢

不是谁一定比谁长，要根据芯片的AC特性分析时序，再调整走线的长度，使时序满足控制器和RAM的SETUP TIME 和HOLD TIME。

说了半天，怎么不见哪位大侠说该怎么算，有点郁闷！

论坛里有很多计算时序的资料下载啊.

看freesacle，Hardware and Layout Design for ddr。最后面有check list

ck差分信号速度比add的速度快，所以要比add长。