１８层扳子＿ＤＤＲ
时间：10-02
整理：3721RD
点击：
我是新手，在高速仿真中，有些问题不懂，想请教各位高手！
就是ＤＤＲ数据线，地址线和差分时钟，它们之间到底该满足一个怎么样的长度关系呢?
怎么根据理论知识（data sheet）和cadence仿真来确定它们之间的关系
文章内容和标题毫无关系，气愤而回
可以去Mentor的主页查些HY的DESIGN KITS
DDR的数据线与DQS是源同步关系，等长处理即可
地址与CK是也是源同步关系，长度是否控制等长与地址与CK的输出延迟有关。
DQS与CK之间的约束较弱，一般不考虑，长度差别不要超过10000mil就差不多。
仿真主要是确定地址在重负载拓扑时的时序补偿值以及所有信号的信号质量
文章内容和标题毫无关系