有用的实际问题

Constraint manager->Timing->Setup/hold中的下图，

1、Clock2out的最大最小值和clock skew的最大和最小值分别是什么啊?谢谢了啊！

2、在源端，时钟相对于数据的延时Tva和Tvb不用输入这张工作表吗?

3、如果不把源端的时序图参数输入其中，它是根据什么来算时序裕量的呢?比如QDR在源同步时钟触发下采集地址信号，CPU（源端）时序图如下：

   该怎样来填上表表呢?

   谢谢各位支持！

 图片传不上来,就是Cadence约束管理器的timing约束表！

普通同步的时序约束可以直接加在CM中，源同步时序约束就比较复杂了，需要在custom中定义，15.7中可能有改进。

CLOCK2OUT：TCO

CLOCK SKEW：CLOCK BUFFER OUTPUT SKEW

建议不要采用时序电气约束控制，速度比较慢；推荐采用物理约束，简单明了，做好前仿真定好走线长度和拓扑以及后仿真验证。

o,太感谢了,那CLOCK BUFFER OUTPUT SKEW用中文讲是什么意思呢?

数据的Tco不用输入吗?

或数据和时钟的源端相对时延不用输入吗?

期待指导！