问SDRAM一下SI里面反射的问题

给133MHz的SDRAM时钟做了一下SI仿真
用Cadence的工具做了
觉得不是很满意,下降沿单调性不是那么好
然后有比较大的过冲 高电平能到近5V,低电平过冲到近-1V
在这个clk上已经加了串匹了
22,33,100欧都用过,都是差不多的结果
那么可能会是哪里出现的问题呢?   走线长度一共大概有4000mil,
大家帮忙看一下吧

PS:data和addr的仿真出来也跟这个差不多

在末端加一个200欧的下拉电阻试试

刚才用具仿真了一下,认为你的终端匹配电阻有些小.不防实验一下.

对于信号源的问题，应该是终端匹配和传输线影响的。

你的SDRAM和谁接啊?
HyperLynx有个Wizard能帮你算匹配电阻

呵呵,加100欧姆串阻也有这么大的过冲还不出现台阶,buffer的驱动能力和驱动电平也太高了吧,感觉是仿真软件的bug或是仿真方法的问题.

串100欧仍然不出现台阶有可能是这个串联电阻的位置不对，加上4000mil的走线太长。

可以考虑看看加终端RC电路，或者继续加大串联电阻。但是个人觉得最好的办法是修改电阻位置，减小走线长度。