DDR2 PCB走线要求

小弟要做一块DDR400的板子，我在芯片提供的PCB走线指南上没有看到时钟CK信号，地址控制信号和数据信号的长度误差关系，只是一直的强调各个类的内部信号线间距要求，我看在网上看到说它们的长度误差可以控制在300mil以内，各位有这方面设计经验的DX提点一下小弟，不胜感激，若能展示一下各位的走线指南那就更好了，谢谢！

看intel的黄皮书上

                     min                    max

control-clock       clock-1"               clck-0

command--clock      clock-1                clock+1

strobe--clock       clock- 0.5              clock+1

data---clock        strobe-220mils          strobe-180mils

谢谢楼上

能否将该书贴上来，或者给我一个下载地址，谢谢

intel的黄皮书是要申请的.不过你可以去intel的官方网站下载GUIDELINE.

楼上可否告知将相关链接地址公布?

或传我一份.谢谢了.

sanyi-chen@126.com

向楼住学习

2楼的能不能解释一下黄皮书?谢！