大家看看这块BGA_DDR布得怎么样？

敬请大家发表高见！

很好。能否将此文件发到 dcd668@126.com 看看实际的文件哦。

不错

看不懂，感觉不怎么好

线拉得很好，请小编说下上用什么软件LAYOUT的?

像是powerpcb作的！

給我一份﹗~~ab6822969@tom.com

线拉得不错，但没看见DDR的差分线?

powerpcb画的

另外文件资料是属于公司的不是俺个人的,不能发给各位,不好意思！

楼上的兄弟所指是有哪些差分线对,我布板时没发现有差分线对的网络哦,楼上的请指教！

DDR的时钟是差分对，DDR2的时钟和DQS是差分对

时钟线走的是差分线来的呀,就是图上中间对层有贴片的那个排阻上的那几根.

但DQS和CLK也是差分对吗?我查了一些前人的资料说DQS的长度是在CLK的+ -1500MILS之内呀,

那么怎么走成差分线,图上每DDR的下面走了四根线就分别是两根DQS和两根DQM,

这样会有问题不?请赐教.

ddr没有差分线对?应该不可能的，你再好好审查一下原理图?应该是你没有注意吧?

时钟线是差分线,也是那么走的

但前面的兄弟说时钟和DQS是差分对我就不懂了.

线拉得可以，效果不咋样．地址线和数据线整体看不对称，传输信号效果不好．

以下是引用jacke在2006-2-18 19:20:00的发言：

线拉得很好，请小编说下上用什么软件LAYOUT的?像是powerpcb作的！

兄弟，怎么看出来的?

PowerPCB有啥与众不同之处?

DDR是DDR，DDR2是DDR2,DDR的DQS非差分线，DDR2的DQS是差分线，有心的话到samsung，micron或者Infineon的网站去下datasheet看看。

vref处为什么没电容,滤波电容最好跨接IC的电源和地.

我不明白,到底弧形走线和45度走线的影响有多大,对于DDR1来说.

不错，共享下。

还可以

请问DDR和DDR2有何分别?

我看我这两片都是一样的呀,两边的接线完全是对称的.

是否有计算时钟线和数据线之间的长度关系?

是这样的，对于ddr的处理必须建立在时序相关的问题之上的。高速单板设计基本都涉及到长度关系！

看不到图

走的挺好的阿

看不到呀！