关于设计验证检查

今天修改了一个公司以前的PCB文件，换了一个元件。保留其他走线不变的情况下，我将需要改动的拉上线。设计验证时，出现问题，如下，请看第一个图：

但是下面的线路连接性检查时没有错误的，如第2附图：

请问，图一中的那项检查跟图2的有什么区别?

谢谢！

第一个检查是对的．

设计验证检查时，提示“subnet #1 of GND”，是为什么?

没用过中文版的。

呵呵，中文版，很不习惯。公司要这样用，就用着吧。

我自己电脑的操作系统都是英文的……

我把问题解决了：

跟灌铜有关吧，那些GND啊，V3_3啊，等网络没有完全连接上。再手动拉一些线，就OK了。