这一段vhdl代码为什么不是循环加一呀

小白新人求教，下面这一段代码可以生成clk的测试波形
clk_p: PROCESS                                                                                 
BEGIN
        wait for 10ns;
        clk<= not clk;
END PROCESS clk_p;
但是下面这一段代码，b只加了一次，并没有循环加一
always : PROCESS
BEGIN  
        wait for 10ps;                                                      
        b<=b+1;
        wait for 10ps;
WAIT;                                                        
END PROCESS always;  
小白不理解了，是跟硬件描述语言有关吗?
啊啊 不用了 发现那里有一个wait忘记删除了。

你这个b定义成什么类型的呢?

std_logic_vector(7 downto 0)
那个我发完贴就发现问题了。最后的always应该删掉，要不一直是挂起状态