Synplify 综合 UDP 模块

小弟最近开始接触Xilinx FPGA，开始做就遇到一个棘手的问题。
Design部分不是我做的，其中包含一些celldefin 和 primitive。我用Synplify对这些module进行synthesis时候提示错误，大致意思是Synplify不能综合UDP。
我在网上查了一些相关信息，也不是太明白要想使用UDP应该如何在Synplify中操作。求各位大神提供点建议！