请高手赐教 引脚自由设置的问题
时间：10-02
整理：3721RD
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事先声明小弟我刚接触这一块，不是很懂啊。使用max7000s 系类的模块 比如原来默认的clk（时钟引脚）是43脚，我怎么改成是12脚。需要在quartus 2 中怎么设置。请各位高手赐教啊。
同求啊 。你 也研究这个系列的芯片啊。
assignment -> Pin Planner
谢谢了啊，去年的帖子啦！解决了的
我现在也在做这块芯片，你知道EPM7128S的IO口能工作在3.3V或5V的电压模式嘛，这两个模式去呗是什么，都是TTL电平判别高低电平嘛，