wire 与 reg 区别

－ 如果要综合寄存器，需要同时满足俩个条件：
   1。定义为reg,
   2. 在always @posedge(negedge) block中赋值
－ 如果要综合组合逻辑，可以（任意）
   a. 定义为wire, 用assign赋值
   b. 定义为reg, 只在always @(a b c d) block中赋值
在verilog语言中的reg 类型只是语法意义上。reg类型的变量不能通过assign赋值,而wire类型的变量不能在always block中赋值。参加运算的变量（赋值号的右边）没有类型检查的限制。