PCB叠层讨论 ： SI高速信号隔层参考-6.5Gbps

好久没来了， 刚好有个话题大家讨论下， 原走线是3.3mil高速差分线， 阻抗100欧姆， 为了保证叠层不变，并减少3.3mil这种细线带来的插入损耗，  则通过隔层参考的方式，线可以做到4.5mil了， 阻抗还维持在100欧姆， 但是以前的参考地（上下层），就都变成了pp/core介质了。
这样S21， S11， Corsstalk（差） 的影响，可能未必有改善， 大家有做过类似的评估吗 ?

隔层参考会使得信号跟回流地的距离拉大，与地点耦合减少，电磁场场范围增大，这样会带来一定的对外电磁辐射，隔离度降低，或者说串扰变大。但具体的情况确实没有用测试板验证过

可以通过调整参考层间距来达到 阻抗和差分线宽线距的要求  6.5G信号 不知长度如何 4.5mil其实不是很好 可以仿真看看

线宽的事情， 我3.5 - > 6 mil 是比较合适， 其实就是参考层的距离 增加了。