PADS logic问题，多谢

在PADS logic中，如果我要建个封装，CAE封装，我发现当我这个芯片的管脚很多，比如2000个的时候，那个CAE 封装在图上看感觉就乱了套了，各个gate的封装就都重合了。我看了下，最大垂直尺寸允许60000，也就是说，最大的管脚数如果超过600*2或更少时，封装的显示就出了问题，很多gate重叠。有没有遇到这种情况的?请问怎么解决的?多谢大神。

分成多个GAT来做

我就是分多个gate来做的。如图。