DDR3树形连接中CLK的问题

Hi~大家好，小弟又有一些弄不明白的问题来请教各位大师了。
小弟前一段时间弄明白了DDR3线分组和数据线可以交换，还有组组之间交换的问题。但是在看设计手册和参考电路的时候，发现了一些问题，小弟一时半会没弄明白，特别来请教各位大师。
小弟在看推荐设计说明的时候发现，CLK线的连接方式是data 0-31的数据线连接的是CLK1和CLK1#，data 32-63连接的是CLK0和CLK0#。但是小弟认为这两个CLK似乎连接反了，个人认为地数据位应该连接CLK0，高数据位连接CLK1。因为在DQS和DQM中也是按照这种从低到高的连接方式。不知道小弟的理解是不是正确，还是说CLK不论连接什么都可以，CLK0和CLK1本身没有什么区别。还有就是这样会不会对软件造成一些影响，需要软件调整么?
还望有指导的大师指点一二，谢谢谢谢

一般设计都是低位对低位，高位对高位，目的也是为了让软件设计人员不要搞混。

最好不要交换。

这个确实不合理，但是应用估计问题不大，原因如下：
１、这两个时钟一般来自同一个时钟参考，他们之间的相位差可以通过ｄｅａｌｙ　ｃｅｌｌ可以调整成同步。
２、ＤＤＲ３有一个自校验的机制，即时存在一些相位差，校验的时候通过调整也能达到正常工作的状态。
考虑到稳定性和可靠性，不推荐这样弄，毕竟ｃｌｋ的调整会牵扯到ｃｍｄ和ｄａｔａ的ｍａｒｇｉｎ，风险较大。

这样做可能是为了走线方便

正常理解应该没有问题。因为时钟号和数据号并没有对应关系。不是吗?

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