线传播延时大于1/2数字信号驱动端的上升时间, 信号是高速信号 这句的含义？

请教大家一个问题：
在《Cadence高速电路板设计与仿真——信号电路完整性分析》里有这么一句话：
通常约定如果线传播延时大于数字信号驱动端上升时间的1/2，则认为此类信号是高速信号并产生传输线效应。
PCB线迹的位置A为驱动端，B为信号接收端，如图所示，

线传播延时是否指的图中的Td?   驱动端上升时间的1/2 为 1/2Tup
如果Td大于1/2Tup,则为高速信号? 如果距离远近相同 ，高速PCB和低速PCB中，Td这个值是不应该是相同的吗?
或者是高速PCB的频率太高，造成Tup比低速板子的Tup 数值大，会造成Td大于1/2Tup
应该如何理解 “线传播延时”这个词?

LZ理解没有问题,1,2就不说了,就3,4的个人理解谈下:
距离远近相同,不代表环境相同,因为传播延时可不是像光在真空传播那样,信号的传播,其实是场的传播,延时这个参数和你的层叠,走线在表层还是内层,寄生参数,经过IC本身延时的差异等都有关系.
高速PCB频率太高,这个说法欠妥,大家都知道74系列逻辑门,但74中有个74F系列IC,这一系列的器件和其他最大的不同就是FAST,上升沿非常陡峭,其实从理论来说,我们的信号越陡峭,越理想,但实际中,越陡峭,信号完整性问题就越突出.
此处打个比方,比如一个普通的几M的信号,中间经过74HC系列逻辑器件,一般不管我们怎么设计走线,都不会出现信号问题,但是如果你用74F系列,在经过74F前,上升沿很长,但经过74F后上升沿变为1ns级别甚至更短,这种情况下如果你在设计和走线的时候不多思考,将来有可能就悲剧.

时延是指 信号从发送端到接收端所需要的传输时间。一般来说在FR4材料中，信号传输速度为6inch/ns，时延就可以算为走线长度与传输速度的比值。
上升时间就是小编画出的TUP的那段，上升时间一般取信号周期的1/10（不是绝对的1/10）。
通常在工程中我们把100MHZ以上的信号称为高速信号，但是随着生产工艺水平的提高，信号上升沿时间也越来越短，一些低于100MHZ的信号也要引起工程师的注意。
个人认为：线传播延时大于1/2数字信号驱动端的上升时间的信号，会引起信号完整性问题，从而将其定义为高速信号。因为在很早以前，都是低俗信号时，基本不存在信号完整性问题。

个人感觉：
       线传播延时是否指的图中的Td?   驱动端上升时间的1/2 为 1/2Tup====>小编的理解是正确的。
       如果Td大于1/2Tup,则为高速信号?=====>如果满足这个条件，应该是需要通过高速信号的设计方案来处理了。
       如果距离远近相同 ，高速PCB和低速PCB中，Td这个值是不应该是相同的吗? ====>如果过孔数量，器件管脚都一样的话，我个人认为Td是应该相同的。
       或者是高速PCB的频率太高，造成Tup比低速板子的Tup 数值大，会造成Td大于1/2Tup===>是因为器件要求的信号上升时间减小了，造成Tup的值也减小了。所以就容易满足Td>1/2Tup了。所以就需要运用高速信号设计的方案来处理这类问题了。
       PS：以上都是个人理解。正确答案可能需要小编才能给出了。

看到一些资料，
http://blog.csdn.net/xqmoo8/article/details/8051415
介电常数εr，会造成 Td变化，
是不是 也会造成  Td 延长而  大于Tr/2   ?
还是这个 因素  没有太大影响?

话说遇到74F系列，在信号输出端，并联一个小电容到GND，应该可以减缓信号上升速度，上升沿变长。从而解决一些信号完整性问题吧。

请看最后一句话“这种情况下如果你在设计和走线的时候不多思考,将来有可能就悲剧.”
我举这个例子只是想说明上升沿关系。仅此而已。

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