实用模拟BIST的基本原则

制。激励与响应可能还属于不同的域，从而使挑战更加复杂化。例如，一个DC电压输入可能产生一个频率输出。挑战中还增加了需要分析的各种参数，它们可能包括幅度、相位延迟，以及SNR（信噪比），还有DC电压、峰峰抖动，以及占空比。

测试设备一般必须比待测电路精度高一个数量级。于是，最令人生畏的模拟BIST挑战就是：如何经济地实现比待测电路更高的精度，而后者很可能已经实现了在其硅片面积与技术下的最佳精度。信号幅度的范围可能非常巨大。ADC与DAC可以处理动态范围高达224的片上模拟信号，相当于8个数量级。

数字BIST可以比作一个正在给自己的多项选择测试打分的学生。他将一个模板放在答题纸上，统计正确答案数。另一方面，模拟BIST则可以比做一个正在做作文考试的学生。这不是一个简单而客观的过程。现在，考虑到实用模拟BIST所必须应用的基础电路原理，应可以了解挑战的量级了。

3 基础电路原则

3.1 原则一

通过施加时序不敏感的数字测试模式、时钟以及DC电压，测试机制本身必须是可测的，而无需片外的线性AC信号或测量。ATE（自动测试设备）在离开工厂前，要做大量的校准与测试。要让BIST成为混合信号ATE的替代方案，就必须在使用前作校准与测试。采用基于扫描的测试，模拟BIST电路的纯数字部分应是可测的，包括逻辑BIST。如果数字电路包含了延迟线或延迟匹配线路，则应测试这些延迟和延迟增量。测量一个延迟的方法是：将延迟线包含或配置到一个回路振荡器
振荡器

振荡器是收发设备的基础电路,它的作用是产生一定频率的交流信号，是一种能量转换装置——将直流电能转换为具有一定频率的交流电能。

对模拟BIST中纯 模拟部分的测试则更复杂。有些研究人员建议在自己的模拟BIST中使用一个ADC或DAC，暗含着ATE可以测试它的假设；然而，混合信号ATE仍将是必要的，因此削弱了BIST的很多优势。

也许最陈旧的BIST技术就是将一个DAC输出连回到一个ADC输入，或将一个调制器输出连到一个解调器
解调器

解调器是调制式直流放大电路中的一个重要组成部分.负责把已放大了的交流电压还原为直流电压,其大小和极性与交流电压的幅度和相位要对应。这种方法仿佛是用一个未经测试的电路，去测试另外的电路，对补偿失误不敏感。例如，对于ADC中补偿的相似非线性，DAC的非线性则可能过高，因为两者一起要好于任何单独一个。

3.2 原则二

模拟BIST的第二个原则是欠采样，即慢于Nyquist速率的采样，这意味着采样速率要低于最高频率的两倍——这对于较慢地分析一个信号是必需的。较慢的采样还有利于使BIST电路小于待测电路。

在有些自校准方法中，会用一个低速ADC去欠采样一只高速ADC或DAC的模拟信号。一级sigma-delta调制器是小而简单的模拟电路，如果带宽降低就可以将模拟信号转换为任意分辨率的数字码流。调制器可以采样一个1600万次/秒的信号，产生1600个1 bit的采样；调制器可以对这些采样作数字滤波，产生100万个4位分辨率采样/秒，或16000个16 位采样/秒，每种情况都将可用带宽减少至1/16。欠采样可以让一个较窄的兴趣带宽定位于原始信号频率的中心，使其转换为一个低的频率，从而更便于做分析。不过，欠采样也要付出混叠效应的代价，这是必须考虑的。

另一个采样的例子是一个PLL BIST，它使用PLL的输入基准时钟沿，去采样PLL的输出（图1a）。此时，一个基准通过一个可调延迟线，为一只锁存器提供时钟，锁存器完成采样工作。假设锁存器的输出计数1000个时钟周期，然后延迟递增。这个动作不断重复，直到锁存器获得了累加的分布函数（图1b）。PLL的输出频率可以比其基准频率高出很多倍。这种BIST不能检测到基准时钟沿之间的抖动，但另外一种采用略微偏移的采样频率的技术，可以在输出相位的所有点上作采样（图2）。

图1，PLL BIST使用PLL的输入基准时钟沿，采样PLL的输出 （a）。一个基准通过一根可调延迟线，为一个锁存器提供时钟，锁存器完成采样工作。锁存器的输出计数1000个时钟周期，然后延迟递增。这个动作不断重复，直到锁存器获得了累积分布函数 （b）。

这两种技术表示了时间测量的一个重要原则：控制一个信号被采样的时间时，要么是一个来自可调延迟的恒定时间偏移，要么是来自一个可调振荡器的恒定频率偏移，如PLL。在实现纳米CMOS时，低抖动延迟越来越困难，但低抖动频率偏移却越来越容易实现。

3.3 原则三

模拟BIST的另一个原则通过减去系统误差来提高精度。例