高k栅介质中电荷俘获行为的脉冲特征分析

 本文介绍了电荷俘获的原理以及直流特征分析技术对俘获电荷进行定量分析的局限性。接下来，本文介绍了一种超快的脉冲I-V分析技术，能够对具有快速瞬态充电效应（FTCE）的高k栅晶体管的本征（无俘获）性能进行特征分析。

先进CMOS器件高k栅技术的进展

近年来，高介电常数（高k）材料，例如铪氧化物（HfO2）、锆氧化物（ZrO2）、氧化铝（Al2O3）以及它们的硅酸盐由于能够用作先进CMOS工艺的栅介质材料而受到人们的广泛关注[1]。在高介电常数下，在实现相同大小电容的情况下，栅介质可以做得比SiO2更厚。最终可以使漏电流降低几个数量级。但是，其中仍然存在很多技术挑战需要克服，例如Vt不稳定性[2-4]，载流子沟道迁移率下降[5-9]，长期器件可靠性[10-13]等问题。

妨碍高k栅实现的一个重要问题就是俘获电荷到这些介质内部已有的陷阱中[14-15]。当晶体管开启时，某些沟道载流子将在垂直电场的作用下累积到栅介质中，导致阈值电压发生偏移，漏极电流减小。彻底掌握电荷俘获过程和有关机理是理解沟道迁移率下降和器件可靠性问题的关键。但是，传统的直流测试技术无法对这些机理进行准确的特征分析。

直流特征分析技术的局限性

随着电荷被俘获进入栅介质，晶体管的阈值电压将会由于栅电容内部电压的存在而增大；因此，漏极电流将会减小。表面上看来，电荷俘获和去俘获的时间强烈依赖于栅叠层的组成，即界面SiO2层和高k薄膜的物理厚度，以及工艺技术[16-18]。这一时间范围从几微秒到几十毫秒不等[19]。电荷的去俘获也与栅电压和极性紧密相关。电荷俘获具有很宽的动态范围，电压与俘获和去俘获相关，这些因素使得我们很难通过一种特征分析技术（尤其是直流技术）完整地剖析栅介质的内部结构。例如，常规方法在直流Vgs-Id或者高频C-V测量过程中采用双扫描的方式。这些技术反反复复加载倾斜的栅电压，同时测量漏极电流或者栅电容。如果得到的I-V或者C-V曲线上出现了磁滞现象，那么显然表明栅叠层内部存在着电荷俘获。

这种方法的问题在于磁滞的大小与测量时间密切相关。直流I-V测试过程中测得的磁滞与C-V测试中的磁滞是不同的，因为二者的测量时间可能相差很大。通过不同速度的双扫描C-V测量即可说明这一点（如图1所示）。测试速度与仪器密切相关，是不易控制的。即使能够控制测试速度，也没有一种模型能够定量地说明在测试过程中栅介质中真正俘获了多少电荷；也就是说，磁滞无法对俘获的电荷数量进行量化，因为很大一部分快速瞬态俘获可能在直流测量过程中丧失了。