使用JESD204B同步多个ADC

许多通信、仪器仪表和信号采集系统需要通过多个模数转换器（ADC）对多个模拟输入信号进行同时采样。随后，经过采样得到的数据需被处理以实现各个通道的同步，然而他们各自有不同的时延。这一直以来都成为使用LVDS和并行输出ADC的系统工程师所遇到的难题。

JESD204B提供了一个框架，通过一个或多个差分信号对发送高速串行数据，如ADC的输出。JESD204B规范接口采用固有方案，实现通道间粗调对齐效果。数据分割为帧，其边沿持续发送至接收器。通过使用系统参考事件信号（SYSREF），JESD204B子类1接口支持多个串行通道链路或多个ADC的数据向下对齐至样本点级别，以便同步发射器和接收器的内部帧时钟。这使得采用JESD204B链路的设备具有确定延迟。但是，为了让采样同步达到彻底的时序收敛，仍然有许多挑战等待系统设计师去解决，如PCB布局考虑、时钟匹配和产生SYSREF以满足时序、SYSREF的周期性以及数字FIFO延迟的要求。

设计师必须决定设备时钟和SYSREF信号如何生成、以及如何在系统中分配。理想状态下，设备时钟和SYSREF应处于相同的摆幅水平和偏置以防止元件输入引脚端的固有偏斜。SYSREF事件的更新速率需被当做启动时的单次事件，或任意时刻需要同步时即可发生的重复信号。需要将最大时钟和SYSREF信号偏斜纳入考虑范围，并仔细布局PCB，以满足整个电路板、连接器、背板和多种元件对于建立和保持时间的要求。最后，通过多个时钟域的数字FIFO设计和信号会在JESD204B发射器和接收器内造成固有数字缓冲器偏斜，应计算在内并在后台数据处理中移除。

系统时钟可来自于多种源，如晶振、VCO和时钟发生或时钟分配芯片。虽然特定的系统性能将决定对时钟的需求，但使用多个同步ADC时必须能够产生与输入时钟同步的SYSREF信号源。这使得时钟源的选择成为重要的考虑因素，因为要能够通过已知时钟边沿在特定的时间点上锁存这一系统参考事件。若SYSREF信号和时钟未锁相，则无法达到这样的效果。

可使用FPGA为系统提供SYSREF事件。然而，除非它也使用并同步至发送到ADC的主采样时钟，否则SYSREF信号从FPGA相位对齐至该时钟将会很困难。另一种方法是由时钟发生或时钟分配芯片提供SYSREF信号，可使该信号与发送至整个系统的多个时钟相位同步。采用此种方法，SYSREF时间根据系统需要，既可以是启动时的一次性事件，也可以是重复信号。

只要确定延迟在整个系统的ADC和FPGA内保持恒定，则可能并不需要额外的SYSREF脉冲，除非为了帮助产生特定的系统数据。因此，用于时钟对齐的周期性SYSREF脉冲可忽略或过滤掉，直到同步丢失。记录SYSREF发生的标识样本可被保持下来，无需重设JESD204B链路。

为了初始化ADC通道已知的确定起始点，系统工程师必须要能对分配在系统中的SYSREF事件信号终止计时。这意味着必须满足和时钟相关的预计建立和保持时间，而不产生冲突。只要能够满足到达第一个所需时钟的建立时间要求，使用跨越多个时钟周期、相对较长的SYSREF脉冲可用于满足保持时间的需要。在保持系统中时钟和SYSREF匹配布线长度时必须格外注意PCB的布局，以便使偏斜尽可能小。这可能是获得通道间同步采样处理结果的最困难的部分。随着ADC编码时钟速率的增加以及多电路板系统越发复杂，这一过程还将变得更困难。

系统工程师必须让每个器件都确定知道电路板元件以及连接器上的SYSREF至时钟的电路板偏斜。任何其余的器件间数字和时钟偏斜延迟都必须在FPGA或ASIC内有效归零。后台处理可能改变ADC的采样顺序并进行任何必要的重对齐，以便为数据的进一步同步处理作准备。在后台FPGA或ASIC中，可通过延迟最快的数据采样和发射器延迟，使其与最慢的数据采样对齐，以完成器件间采样偏斜的校正。对于复杂的系统，可能需要用到多个FPGA或ASIC，每个器件都需要了解它们的器件间总采样延迟，以便用于最终的对齐。通过在JESD204B接收器中采用合适的弹性缓冲器延迟以便应对每个特定的发射器延迟，则器件间的采样偏斜便可在整个系统中与已知确定值对齐。

AD9250、AD9525和FPGA示意图

AD9250是ADI的一款250MSPS、14位、双通道ADC，可在子类1的实施中支持JESD204B接口。该子类支持采用SYSREF事件信号的ADC模拟采样同步。AD9525是一款低抖动时钟发生器，不仅提供高达3.1GHz的7个时钟输出，还可根据用户配置同步SYSREF输出信号。这两款产品与ADI的可选扇出缓冲器产品组合使用，可提供框架，精确同步与对齐多个发送至FPGA或ASIC处理的ADC数据。