高速A/D转换器数字输出生存法则

转换器数字输出接口的最新趋势是使用具有电流模式逻辑(CML)输出驱动器的串行接口。通常，高分辨率（≥14位）、高速(≥200 Msps)和需要小型封装与低功耗的转换器会使用这些类型的驱动器。CML输出驱动器用在JESD204接口，这种接口目前用于最新转换器。

采用具有JESD204接口的CML驱动器后，转换器输出端的数据速率可达12Gbps（当前版本JESD204B规格）。此外，需要的输出引脚数也会大幅减少。时钟内置于8b/10b编码数据流，因此无需传输独立时钟信号。

数据输出引脚数量也得以减少，最少只需两个。由于转换器的分辨率、速度和通道数增加，数据输出引脚的数量可调整到适应所需的更高吞吐量。但是，由于CML驱动器采用的接口通常为串行接口，引脚数的增加与CMOS或LVDS相比要小得多。（CMOS或LVDS中传输的数据为并行数据，需要的引脚数多得多。）

表1所示为采用80Msps转换器的三种不同接口，转换器具有各种通道数和位分辨率。在CMOS和LVDS输出中，数据用作每个通道数据的同步时钟，使用CML输出时，JESD204数据传输的最大数据速率为3.2Gbps。察看该表可以发现，CML的优势十分明显，引脚数大大较少。

表1：引脚数比较 - 80Msps ADC

CML驱动器用于串行数据接口，因此，所需引脚数要少得多。图3所示为用于具有JESD204接口或类似数据输出的转换器的典型CML驱动器。该图显示了CML驱动器典型架构的一般情况。图中显示了可选源端接电阻和共模电压。电路的输入可将开关驱动至电流源，电流源则将适当的逻辑值驱动至两个输出端。

图3：典型CML输出驱动器

CML驱动器类似于LVDS驱动器，以恒定电流模式工作。这也使得CML驱动器在功耗方面具备一定优势。在恒定电流模式下工作需要较少的输出引脚，总功耗会降低。

和LVDS一样，CML也需要负载端接、单端阻抗为50?的受控阻抗传输线路，以及100?的差分阻抗。驱动器本身也可能具有如图3所示的端接，对因高带宽信号灵敏度引起的信号反射有所帮助。

对符合JESD204标准的转换器而言，差分和共模电平均存在不同规格，具体取决于工作速度。工作速度高达6.375Gbps，差分电平标称值为800mV，共模电平约为1.0V。

在高于6.375Gbps且低于12.5Gbps的速度下工作时，差分电平额定值为400mV，共模电平仍约为1.0V。随着转换器速度和分辨率增加，CML输出需要合适类型的驱动器提供必要速度，以满足各种应用中转换器的技术需求。

数字时序：注意事项

每种数字输出驱动器都有时序关系，需要密切关注。由于CMOS和LVDS有多种数据输出，需要有路由路径来尽量减小偏斜。如果差别过大，可能就无法在接收器上实现合适的时序。

此外，时钟信号也需要通过路由传输，并与数据输出保持一致。时钟输出和数据输出之间的路由路径也必须格外注意，这也是为了确保偏斜不会太大。

在采用JESD204接口的CML中，数字输出之间的路由路径也必须加以注意。需要管理的数据输出大大减少，因此，这一任务比较容易完成，但也不能完全忽略。这种情况下，时钟内置于数据中，因此无需担心数据输出和时钟输出之间的时序偏斜。但是，必须注意，接收器中要有足够的时钟和数据恢复(CDR)电路。

除了偏斜之外，还必须关注CMOS和LVDS的建立和保持时间。数据输出必须于时钟发生边沿跃迁之前在充足时间内驱动至恰当的逻辑状态，还必须在时钟发生边沿跃迁之后以该逻辑状态维持充足时间。这可能会受到数据输出和时钟输出之间偏斜的影响，因此，保持良好的时序关系非常重要。

由于具有较低信号摆幅和差分信号，LVDS相比CMOS具有一定优势。和CMOS驱动器一样切换逻辑状态时，LVDS输出驱动器无需将这样的大信号驱动至各种不同输出，也不会从电源吸取大量电流。因此，它在切换逻辑状态时不太可能会出现问题。

如果有许多CMOS驱动器同时切换，电源电压会下拉并引起问题，将正确的逻辑值驱动至接收器。LVDS驱动器会保持在恒定电流水平，这一特别问题就不会发生。此外，由于采用了差分信号，LVDS驱动器本身对共模噪声的耐受能力也较强。

CML驱动器具有和LVDS同样的优势。这些驱动器也有恒定水平的电流，但和LVDS不同的是，由于数据为串行，所需电流值小得多。此外，由于也采用了差分信号，CML驱动器同样对共模噪声具有良好的耐受能力。

但是，LVDS和CML的缺点在于，由于电流为恒定值，因此，即使在采样速率较低时，功耗仍然会很大。对于高速与高分辨率转换器而言，LVDS或CML相比CMOS的优势在于，功耗和引脚数明显减少。

随着转换器技术的发展，速度和分辨率不断增加，数字输出驱动器也不断演变发展，以满足数据传输需求。随着转换器中的数字输