UHF RFID阅读器基带处理接收端电路的设计

个计数器对解码后的比特进行计数，当计数结果和帧数据长度相同或者检测到帧结尾序列(即data _ r[ 7：0] =8’b01 000 000或8’b10 111 111)时，则输出o_end脉冲表示解码结束，停止解码，等待下一帧数据的到来。

4、设计实现与仿真验证

以上设计方案采用V er ilog HDL实现，并在NCVerilog中进行功能仿真。对解调器模块和解码器模块的仿真结果分别如下图6、图7、图8、图9所示。

图6、ASK解调模块仿真结果——相位偏移为10°

图7、PSK解调模块仿真结果

图8、FM 0解码模块仿真结果—— 解码正确

图9、M iller解码模块仿真结果——解码正确

本文还选用Altera的EP3C16Q240C8N FPGA，根据具体应用开发了阅读器的基带处理电路板，FPGA 中包括了嵌入式处理器软核N IOS II、基带处理接收端电路RTL和发送端电路RTL代码，由该基带处理板与射频前端电路一起组成UHF RFID 阅读器的验证平台。通过该验证平台本文完成了基带处理接收端电路RTL设计的原型验证。

软件仿真结果表明，解调器能在各种不同相位偏移情况下对接收到的ASK 信号进行正确解调，对频率偏移量处于快捕带内的PSK 调制信号能够很快实现载波相位跟踪进而实现正确解调；解码器能够对正确的FM0 /M iller输入数据进行解码，并且可以检测到帧起始检测超时错误和违反FM0 /M iller编码规则错误的情况。FPGA 原型验证结果表明，整个阅读器基带处理电路包括其接收端电路可以满足设计要求。