基于位线循环充电SRAM模式的自定时电路设计

近些年来，随着集成电路制造工艺和制造技术的发展，SRAM存储芯片在整个SoC芯片面积中所占比例越来越大，而SRAM的功耗也成为整个SoC芯片的主要部分。同时，CPU的工作频率逐年提高，从1999年的1．2 GHz增长到2010年的3．4 GHz。而且，这一趋势还在进一步加强。CPU工作频率的增加对SRAM的工作频率提出很高的要求。

针对以上，提出位线循环充电(CRSRAM)SRAM结构，它主要是通过降低位线电压的摆幅来降低功耗。采用双模式自定时电路(DMST)则主要是根据读写周期的不同来产生不同的时序信号，从而提高读写速度。基于不同SRAM存储阵列结构，虽然这种技术能有效地改善SRAM的功耗和速度，但它们却从来没有被有效地结合在一起。

本文的主要内容就是设计并仿真基于位线循环充电SRAM结构的双模式自定时电路(DMST CRSRAM)，并将其仿真结果与传统结构相比较，由此可以看出这两种结构在速度和功耗方面的优势。

1 多级位线位SRAM结构及工作原理

如图1所示，多级位线SRAM(HBLSA-SRAM)的主要原理是利用两级位线和局部灵敏放大器来使主位线写入周期中的，BL和BLB上的电压摆幅是一个很小值，而通过局部灵敏放大器将这个电压放大为VDD到0的大摆幅信号输入到局部位线上。这样，位线的电压摆幅减少，而且VDD到O的大摆幅写入保证了足够的写裕度。

HBLSA-SRAM不仅可以降低位线的电压摆幅，还可以有效地减小位线的电容负载。位线的负载电容很大程度上取决于位线上连接的MOS管数量。如图1所示，在每一个Group中有M个存储单元，而一共有N个Group，所以总共有M×N个存储单元。对于一个传统的SRAM结构有如此的容量，那么其位线上一共会接M×N个MOS管。但对于HBLSA-SRAM来说，将连接到主位线和局部位线的MOS管加在一起也不过N+M+5个。其中，对于主位线一共连接N个MOS管，而局部位线一共连接M+5个MOS管，M为M个存储单元的传输管，有1个来自与主位线连接的MOS管，另外4个来自局部的灵敏放大器。所以，不但位线摆幅显著下降，而且位线电容负载也下降了。