ASIC和SoC设计中嵌入式存储器的优化

在传统的大规模ASIC和SoC设计中，芯片的物理空间大致可分为用于新的定制逻辑、用于可复用逻辑（第三方IP或传统的内部IP）和用于嵌入式存储三部分。

当各厂商为芯片产品的市场差异化（用于802.11n的无线DSP+RF、蓝牙和其他新兴无线标准）而继续开发各自独有的自定义模块，第三方IP（USB核、以太网核以及CPU/微控制器核）占用的芯片空间几乎一成未变时，嵌入式存储器所占比例却显著上升（参见图1）。


图1：当前的ASIC和SoC设计中，嵌入式存储器在总可用芯片空间中所占比例逐渐升高。

Semico Research 2013年发布的数据显示，大多数SoC和ASIC设计中，各式嵌入式存储器占用的芯片空间已超过50%.此外，许多大规模SoC嵌入式存储器的使用目的和主要性能也各不相同，如图2所示。


图2：多核SoC的各种嵌入式存储器IP.

由于可以根据设计目的，通过采用正确的SoC存储器类型来优化设计，因此，对于设计师来说，利用各种存储器IP具有非常重要的意义。设计师可通过恰当分配各种存储器IP所占比例，实现速度、功耗、空间（密度）以及非易失性等各种性能参数的优化。

嵌入式存储器的主要设计标准

各种应用设计中，最佳存储器IP的确定主要基于以下5个驱动因素，如图3所示：

1功率

2速度

3可靠性/良率

4密度

5成本


图3：确定存储器IP的主要因素。

通过对上述各性能决定要素进行权衡，可得到最优解决方案。许多情况下，存储器编译器可根据输入存储器设计生成流程中的各种驱动因素，自动生成性能经过优化的特定存储器IP.同样重要的是，存储器IP的支持性结构应适用可靠的验证方法，且生成的IP良率最高。最后，为实现产量与质量的最优化，存储器编译器还应直接生成GDSII，无需人工干预或调整。其他要素还包括良好的设计余量控制、对自动测试图形向量生成和内建自测试（BIST）的支持。此外，最好具备通过BIST的单步执行进行硅片调试的功能。

功率

强大的编译器加之先进的电路设计，可极大地降低动态功耗（CV2f），并可通过利用多芯片组、先进的计时方法、偏置方法、晶体管Leff特征控制以及多重供应电压（VT）优化等技术最大限度地降低泄露功率。设计师可综合运用这些存储器技术，通过电压和频率的调整以及多电源域的利用，得到最理想的结果。

速度

为获得一流的存储器性能，先进设计技术的充分利用至关重要。设计师可利用存储器编译器对速度（比如存取时间或循环时间）、空间、动态功耗以及静态功耗（泄露功率）等因素进行权衡，得到所需要的最优组合。在通过多种VT技术、多芯片组以及多种存储单元等的综合选用，改进存储器块的同时，辅以节能设计技术，同样可以获得较高速度。

可靠性与良率

晶体管体积和能耗的大幅下降，虽然使噪声容限明显减小，但也对极深亚微米芯片的可靠性带来了影响。因此，为提高良率，改善运行的可靠性，需采用ECC和冗余技术。

由于现在SoC的位元数已十分庞大，因此，嵌入式存储器便成为了决定SoC良率的最重要因素。在提高存储器良率方面，由于可减少批量生产时间，控制测试与修复成本，因此专有测试与修复资源具有重要作用。采用一次可编程存储技术制造的存储器IP，在芯片制造完成后，发生存储信息失效时，其内置自修复功能便可对存储器阵列进行修复。理想情况下，为在生产测试过程中，快速进行修复编程，存储器编译器的修复功能需与硅片测试工具紧密集成。

对于设计师来说极其重要的是，可根据需要选择由晶圆代工企业制造位单元，或者进行自我设计。需进行定制设计时，与理解定制设计且可为各流程节点提供硅片数据的嵌入式存储器供应商进行合作，具有极大的帮助作用。有了先进的设计技术，即使不需要额外的掩膜和流程修正，亦可最大限度地提高良率和可靠性。

密度

在存储器IP的选择上一个重要的考虑因素是，能否为各流程节点选择不同的存储器密度。先进的存储器编译器允许设计师在密度与速度之间进行权衡，比如，是选择高密度（HD）位单元还是选择高电流位单元。

设计师还可借助灵活的列多路复用等功能，通过控制存储器占用形状（可变宽度、可变高度，或正方形），优化SoC布局规划，进而最大限度地减小存储器对芯片整体大小的影响。部分存储器编译器还支持sub-words（位和字节可写）、功率网格生成等功能，可最大限度地优化功率输出。此外，灵活的端口分配（一个端口用于读或写，第二个端口用于读和写）亦可节省SRAM、CAM和寄存器文件的占用空间。

两种嵌入式存储器IP架构的密度关系如图4所示。与6晶体管（6T）位单元相比，位容量一定时，单晶体管（1T）位单元最多可减少50%的芯片空间。在设计中，对速度要求较低而密度要求较高时，1T式架构是较为理想的选择。由于可采用批量CMOS流程，省却了额外的掩膜环节，因而有益于成本压缩。在高速应用方面，设计师可采用6T甚至8T位单元来满足其速度要求。


图4：存储器密度与不同嵌入式存储器IP架构的比例关系。