基于Virtex-5FPGA的Gbps无线通信基站的设计

 表1Gbps无线通信基站系统算法链路对FPGA资源的需求

其中，发送端的LDPC编码和接收端的LDPC译码，主要是逻辑运算，无需乘法器资源，因此采用Virtex-5中的LXT实现。同步、FFT/IFFT、调制/解调、空时译码等算法需要消耗大量的乘法器资源，采用集成大量DSP48E模块的SXT系列实现。MAC处理及网络接口采用FXT系列FPGA中的2个PowerPC440处理器以及内嵌的千兆以太网硬核实现。采用FPGA片内的PowerPC处理器，可以大大地降低外部电路设计的复杂度，降低物理层与MAC层间数据交换的复杂性，降低系统传输延迟，而且可以利用PowerPC处理器应用处理加速单元（APU）实现定制的指令，极大地提高MAC处理的效率。

表2基站中使用的Virtex-5FPGA资源及数量统计

基于Virtex-5FPGA设计的Gbps无线通信基站

图2Gbps无线通信基站基带处理系统硬件实现框图

根据算法需求分析的结果，Gbps基站系统最终以9片LX155T、17片SX95T、1片FX100TFPGA为中心构建。其中用4片SX95T实现8天线的接收同步/解帧/解时隙，每片FPGA处理2天线；用4片SX95T完成全部8天线的OFDM接收的IFFT及信道估计；用8片SX95T完成4发8收的MIMO空时译码处理，用8片LX155T完成解调、解交织及LDPC译码；FX100T中的PowerPC440处理器完成MAC层收发数据处理；1片LX155T完成发送的LDPC编码。所有FPGA均采用FF1136封装，由于Virtex-5FPGA采用管脚兼容设计，SXT、LXT和FXT可以直接替换，降低了PCB设计的工作量，增加了系统应用的灵活性。

ADC使用TI公司的11bit的ADS62P15，DAC使用ADI公司AD9779A，ADC、DAC采样时钟及FPGA工作时钟频率为122.88MHz。

Gbps基站系统的互连设计如下：ADC与同步FPGA间采用差分LVDS连接；各组同步/解帧/解时隙与信道估计/IFFT的FPGA以及空时译码与LDPC译码FPGA之间直接采用48对差分LVDS连接；其余FPGA互连采用14端口SerialRapdIO交换机实现。Gbps基站系统的结构和接口整体采用高级电信计算架构（ATCA）和SerialRapidIO构建，模块化的结构和基于交换的互连使得系统可以方便地增加基带处理板卡的数量或扩展新的功能模块。

结论

本文利用SYNOPSYS软件设计IP核，更适合用于ASIC/SoC设计，而采用传统的EDA软件实现的则适合用在FPGA上，不适合用来做掩膜生成ASIC/SoC。本UART核的逻辑设计采用VerilogHDL语言，用状态机和移位寄存器设计使整个设计的时序清晰，同时减少了接收模块停止位的判断，通过对RTL级优化避免了毛刺、亚稳态、多时钟等问题，仿真和验证采用的是SYNOPSYS软件的VCS，通过对时序、功耗、面积的综合考虑，最后通过SYNOPSYS软件的design compile 综合优化完成的IP 核可成功应用到ASIC/SoC 设计上。

本文作者创新点是利用SYNOPSYS软件设计IP核，适合直接应用到ASIC/SoC设计中，并对RTL级做了优化，消除了在UART设计中碰到毛刺、亚稳态、多时钟等问题；通过测试平台（testbench）来仿真和验证，RTL 代码精简，时序、面积和功耗都做了优化，达到了IP核的要求。