基于ADSP-TS201S的多DSP并行系统

32 b或者64 b。外部端口的运行速度最高可以到125 MHz，数据吞吐量可以高达1 GB／s。为了与不同外部设备连接，ADSP-TS201S外部端口支持快速(流水线)、慢速和SDRAM协议。且支持以DMA方式进行数据传输。另 外，ADSP-TS201S并行总线的最大特点是它具有无缝连接能力，无论是与SRAM、SDRAM、还是与处理器连接，只需要将相应管脚对应连接就能简 单方便的构成一个最多由8个DSP构成的多处理器系统，充分共享8个DSP的内部资源和外部的EPR-OM，SRAM，SDRAM等资源。

3．3 基于外部总线共享和链路口混合耦合的多DSP并行处理系统

为兼顾数据速率、资源共享、易于控制以及DSP之间通信灵活等方面，在本设计中采用混合耦合模型的并行处理系统。将4个ADSP-TS201S的总线口都 相互连接好，各DSP的高速链路口也都相连，建立DSP到DSP的点对点通道与DSP间资源共享的工作块模式。4片SDRAM中，每两片扩展连接成64 位，挂接到64位数据总线上，2片FLASH也通过总线访问。控制总线连接到FPGA，由FPGA统一控制4片DSP之间以及DSP与外部存储器之间的数 据传输。4片DSP的工作块连接方式如图2所示。

4 FPGA与外设接口设计

4．1 FPGA选型

现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)是在专用ASIC的基础上发展而来的，它克服了专用ASIC不够灵活的缺点。其内部的具体逻辑功能可以根据需要配置，对电路的修改 和维护很方便。目前，FPGA的容量已经跨过了百万门级，使得FPGA成为解决系统级设计的重要选择方案之一。现在FPGA已经成为多种数字信号处理应用 的强有力的解决方案。由于可编程方案的灵活性，DSP系统设计可以适应日益变化的标准、协议和性能需求。Vir-tex-5系列是当前市场上最新，功能最 强大的FPGA，它采用65 nm芯片制造工艺，具有先进的高性能和理想应用的FPGA结构。主要性能指标如下：

(1)强大的时钟管理能力；
(2)片上集成高达36 Kb的块RAM和FIFO存储器资源；
(3)高性能并行Select I／O技术和先进的DSP48Eslice；
(4)灵活地加载和配置方案以及在所有设备上的系统监测能力；
(5)集成100 Mb／s～3．75 Gb／s的Rocket I／OGTP收发器，150Mb／s～6．5 Gb／s的Rocket I／OGTX收发器；
(6)强大的片上微处理器PowerPC440。
综合处理板功能需求，性能分析、系统兼容以及I／O管脚需求等各因素，FPGA选择Xilinx公司的Vir-tex-5系列XC5VSX50TFF1136芯片。

4．2 FPGA设计

根据系统功能要求，FPGA的任务主要分为4大部分。

(1)控制数据在系统中的传输逻辑

在设计时，将图2控制总线中的所有信号都连接到FPGA中，由FPGA来统一调度数据在DSP之间以及DSP与外部存储器之间的传输。这样为任务并行处理 的分配和雷达信号流水线式的处理在处理算法上提供了最大程度的简便，并能充分发挥DSP处理复杂算法的运算能力。

(2)控制数据缓存区(FIFC))的数据写入与读取，通过外部中断IRQ控制DSP与FPGA之间的数据传输

由于外部4片FIFO每两片扩展接成32位输出／输入方式，因此FPGA与FIFO进行数据传输时采用单向数据传输方式。在单向数据传输时采用数据块方式 传输，通过将握手信号连接到DSP的IRQx来产生中断或者FLAGx，FPGA将从外部处理板接收到的数据写入输入缓存区，并在完成一帧后给并行DSP 输出中断，DSP从FIFO读取完一帧数据后通过握手信号向FPGA告知可以进行下一帧数据的传送。

(3)控制通过LINK口与DSP之间的通信

链路口通信有自己的通信协议，FPGA电路只需要按照链路口的通信协议进行设计。ADSP-TS201S的链路口采用的是独立的发送和接收通道，因此对应 的FPGA也采用不同的接收电路和发送电路。FPGA接收或者发送DSP链路口逻辑电路都主要由两部分组成：接收／发送模块和接收缓冲／发送缓冲。接收模 块用来与DSP链路口发送通道进行接口和数据拆包处理，发送模块用来与DSP链路口接收通道进行连接和数据打包处理；接收缓冲／发送缓冲分别是用来配合接 收模块和发送模块进行传输时作为数据缓冲区，并实现与系统中其他接口或者FPGA中的其他模块的接口的数据传输功能。

(4)控制CPCI接口模块与CPCI总线间的数据传输

CPCI接口模块由PCI9656组成，在FPGA中划定一个独立的功能模块作为实现CPCI总线协议的接口控制器。该控制器主要包含一个FIFO控制逻 辑，完成本地板卡与CPCI总线之间的数据传输。主要完成以下功能：与PCI9656配合实现CPCI总线对目标设备的读和写、缓冲CPCI总线与 FIFO之间传送的数据、控制FIFO的读写。本地读写CPCI总线只需对FIFO进行读写操作即可。

4．3 CPCI传输接口设计

为了保证本系统与后面板上其他处理系统的数据传输速率和效率