基于DDS+PLL的X—Band信号源设计

DDS选用AD9854芯片，内置48位相位累加器，并且具有两个内部的高速高性能D／A转换器，通过对外部参考时钟倍频，其内部时钟可达到300 MHz，可以很方便地产生低频的参考信号，并且具有较好的动态性能。
DDS的各种读／写及控制信号由FPGA提供，为了使DDS和FPGA之间的系统时钟同步，它们的外部参考时钟fref由同一个100 MHz的温补晶振提供。DDS输出的信号频率fDDS由FPGA写入的频率控制字控制，锁相环PLL的参考信号由DDS的输出信号驱动，VCO的输出频率由PLL芯片的电荷泵CP输出端控制，通过对VCO输出的信号进行倍频得到X波段f0输出信号。
PLL模块选用ADF4106宽带数字锁相环芯片，ADF4106由低噪声鉴频鉴相器、高精度电荷泵、可编程参考时钟分频器、可编程双模预分频器构成，其带宽可以达到6 GHz，具有较短的频率建立时间和较低的相位噪声，选择低相位噪声的数字锁相环有助于保证整机的低相噪性能。
采用的PLL芯片具有一个双模预置分频器，可产生大分频比，这就使频率综合器在输出较高频率信号的同时仍保持较高的频率分辨率。
VCO输出信号的频率和DDS输出信号的频率间的关系为：

从式(3)可以看出，采用DDS模块后的输出信号具有比传统结构更高的频率分辨率。
环路滤波器选用AD820运算放大器进行环路滤波器的设计与实现，使用ADISimPLL软件计算环路滤波器各元器件的参数。

2．4 频率合成单元
X波段变频源输出的f0信号分为3路，一路经滤波、功率放大后生成本振信号输出，另外两路与PLL1锁相器输出的28 MHz中频信号混频，上变频输出经滤波、功率放大后生成镜频信号，下变频输出经滤波、功率放大后生成探测信号。频率合成单元的X波段功分器、混频器、功率放大器等均采用成熟技术，确保系统稳定可靠地工作，本振、镜频、探测3路输出设计为3个独立的支路，减小信号之间的串扰，采取良好的屏蔽、接地和滤波等措施，以实现高频谱纯度源信号。本振、镜频、探测信号的频率稳定度和频率准确度取决于参考晶振，优于技术指标的要求。频率合成电路原理如图5所示。

2．5 点频选择
微波源频段落在X波段内，提供主通道微波前端组件测试所需的相干本振信号、探测信号、镜频信号，每种信号在1 GHz通带内有201个点频可供选择。所有测试频点参数均由工控机转换为DDS频率控制字通过RS 232下载到FPGA，并存储在FPGA片内RAM的对应地址单元，根据选定的点频，FPGA读取对应的代码，控制DDS输出对应频率的信号。信号点频既能手动选择，也能自动控制。

3 测试结果和分析
根据前面介绍的方案，最终实现了该X波段变频源，图6，图7为该变频源的外观图。

为了测试变频源输出频谱的质量，使用E4440A频谱分析仪测试其输出频谱和相位噪声，频谱和相位噪声测试曲线如图8，图9所示，主要测试指标如下：相位噪声为-86．87 dBc／Hz／10 kHz；杂波抑制小于等于65 dB／(300 MHz带宽内)；输出功率为19．05dBm。

测试结果表明，该变频源输出频谱质量优异，完全能满足研制要求的需要。

4 结语
采用本文提出的方案研制出的X波段变频源，体积小，成本低，可靠性高，实现了系统信号的全相参和变频要求，同时输出信号具有低相位噪声、高频谱纯度、高捷变速率的特点，满足了测试系统的需求。