基于赛灵思Virtex-5 FPGA实现LTE仿真器

OFDM符号。同步函数对数据流进行适当的切分，从而描绘出OFDM符号。（要实现这一点，同步线路必须使用多个相关器在深度抽取的输入数据中检测出Zadoff-Chu主同步信号，随即才能获取OFDM符号。）最后，在删除循环前缀后，以FFT转换获得的最终数据则通过EMIF接口传递到另一个DSP。下行链路包含两个以串行RapidIO接口连接在一起的DSP。这两个DSP的作用是进行频率校正、信道估计、均衡和MIMO解码。然后由这两个DSP在MAC层互连之前，进行数据通道和控制通道抽娶Viterbi和Turbo解码、去交织和解扰。

　　在上行链路侧，由第三个FPGA负责上行链路和下行链路FPGA之间的回送测试，确保SDR模板符合CPRI/OBSAI标准。

　　我们的设计小组广泛使用赛灵思Core GeneratorTM IP核来生成滤波器、DDS、FFT、Block RMA、FIFO 和MACC功能，把DSP48E和DCM用于设计中的时钟去歪斜部分。这种大规模例化方法在缩短开发时间的同时，还能够提供紧凑设计方案。图3为“上行链路FPGA”实现反向FFT、循环前缀插入、滤波、IF上变频转换以及其他时分双工和PRACH处理所需的操作。该系统将同一信号发送至两个DAC以备冗余。

　　因为这个项目的市场投放时间要求非常紧迫，我们对其功能划分进行了精心分析。FPGA应该容纳甚至更多的LTE功能，不过我们的设计目标在于寻求系统中FPGA与DSP部分间的平衡。

　　FPGA设计策略

　　该项目的市场投放时间要求非常紧迫，因此我们对FPGA和DSP之间的功能划分进行了精心的分析。值得注意的是，FPGA应能够支持更多的LTE功能，不过我们的设计目标之一是寻求系统中FPGA与DSP部分间的平衡。

　　图3 “上行链路FPGA”

　　FPGA时钟频率是设计中较为困难的一环。在像调制系统这样的大型设计中采用245.76MHz的时钟速率是项艰巨的任务。我们设计小组需要考虑许多问题，比如功耗、设计约束、布局布线等。尽管如此，由于ISE®设计套件可提供各个设计迭代的稳定高质量结果，过采样因子（FPGA时钟频率与OFDM符号频率之比）为8，能够让诸如滤波器和FFT转换这样的设计项目在尽量少的条件下满足所需的LTE功能。ISE软件也帮助我们实现了合适的同步电路面积。我们设计的关键在于在上行链路中采用射频卡架构（而非存在I/Q不平衡缺点的直接转换法）来接收来自中频的FPGA数据。通过使用赛灵思直接数字频率合成器(direct digital synthesizer)，18位正弦/余弦波可用作复杂调制工作的理想载波，并可用在传输无线电信号上测得的误差矢量幅度予以确认。由于采用了赛灵思Virtex-5 FPGA和TI的DSP技术，LSU UeSIM LTE仿真器已经成为蜂窝网络最先进的载荷-应力解决方案测试设备，能为SDR系统提供强大、灵活和可扩展的解决方案。

　　图4为前端“下行链路FPGA”进行IF下变频转换、多相抽取滤波、同步、循环前缀删除和直接FFT等操作。该系统使用了两个链路来支持TDD和FDD模式的MIMO操作。

　　图4 前端“下行链路FPGA”