双DSP的多路视频监控系统设计

双DSP通信模块的设计如图3所示。系统只需将DSP1的视频口1配置成显示模式，则VP1A将输出符合BT．656格式的数字视频数据流；同时将DSP2的视频口0配置成采集模式，采集DSP1输出的BT．656数字视频流，然后进行解隔行及H．264压缩处理。由于BT．656数字视频流内嵌有同步信号，因此VPxCTL[O：2]可接可不接。

3．3 网络接口模块设计

网络接口模块主要由DM642以太网接口、网络物理层芯片LXT971及网络变压器组成，其主要功能是将经DSP2压缩编码后的H．264视频数据流传输到总监控室中。LXT971是10／100Base-TX以太网控制器，兼容IEEE802．3标准，提供MII接口，可实现与DM642的MII接口无缝连接。系统中的网络变压器采用1：1的HR601680，其主要作用是匹配阻抗、增强信号、提高传输距离以及实现电压隔离。由于LXT971芯片的UTP端口为电流型驱动，因此网络变压器的中间抽头应接电容到地端。从DM642传输来的数据经LXT971转换为以太网物理层能接收的数据后，经由网络变压器通过RJ-45接口传输到以太网。

3．4 视频编码模块设计

视频编码模块也称为视频显示模块。采用ADV7171实现视频编码功能，得到一路CVBS及一路VGA模拟视频输出。ADV7171是ADI公司生产的视频编码器，可将符合BT．656及BT．601格式的数字视频转换成CVBS复合视频信号、模拟RGB信号或者S-Video信号输出，同时支持电视字幕及图文电视。其功能框图如图4所示。DM642的VP1A输出BT．656数字视频流至ADV7171，ADV7171完成编码及格式转换功能后同时输出一路CVBS信号及一路RGB信号；同时，利用DM642的I2C接口完成ADV7171的配置。

3．5 存储空间扩展

DM642采用存储映射的方式来组织存储空间，其中二级缓存映射在0x00000000～0x0003FFFF(共256 KB)，外部存储器空间映射在0x80000 000以后的地址空间中。外部存储空间又分为4个可独立寻址的空间，自地址0x80000000其各占256 MB，每个存储空间对应一个CE空间控制寄存器，通过寄存器设置每一个空间的存储器类型。

DM642通过EMIF(External Memory Interface)存储器接口访问片外存储器，它集成了数组总线、地址总线、异步控制总线及SDRAM、SBS-RAM控制总线，支持SDRAM、SBSRAM、Flash等存储器无缝接口设计。将空间配置成64位宽度，只用于SDRAM内存的映射；空间配置成8位数据宽度，用于Flash存储空间扩展；、本设计中未使用，留作将来扩展使用。

3．5．1 SDRAM接口

DM642的EMIF接口拥有SDRAM控制器接口，可以实现与SDRAM芯片的无缝连接。将子空间配置为64位的SDRAM接口，将两片4M×32位的SDRAM拓展成4M×64位，在子空间的具体地址定位为0x80000000～0x81FFFFFF。SDRAM采用Hynix公司的HY57V283220芯片。它具有4个物理Bank，每个Bank的空间为1M×32位，刷新周期为64 ms，可以连续或者交错突发读写1、2、4、8或整页数据。SDRAM的工作时钟由DSP的ECLK-OUT1提供，可由AEA19和AEA20引脚配置为EMIF的CPU时钟的1／4或1／6。SDRAM主要用来存储大量的图像数据。每片DSP需要2片SDRAM，2片DSP就需要4片SDRAM。SDRAM扩展原理图略一编者注。

3．5．2 Flash接口

DM642的外部存储器接口还提供了异步接口，用于与多种存储器和可编程外部设备接口，如SDRAM、E2PROM和Flash存储器，同时也包括FPGA、CPLD等。系统为每个DSP都配置了一片4M×8位的Flash，用于固化程序和初始化数据。系统上电或者复位后，从Flash的0x00000000处开始加载程序和数据到SDRAM空间。DSP将EMIF的空间配置为8位异步静态存储器Flash接口。Flash选用90 ns的AM29LV320DT，拥有22根地址线。由于DM642的外部地址总线只有A[22：3]，所以子空间的最大寻址范围为1M×8位。CE1子空间除了分配给Flash空间外，还分配给状态／控制寄存器等资源使用，Flash只占据CE1子空间的一半寻址空间，最大可寻址范围为512K×8位，而Flash的设计容量为4M×8位。为了访问整个Flash空间，需将Flash进行分页，每页为512 KB，共分8页，页地址PA20、PA19、PA18及Flash片选信号都是来自CPLD。Flash接口电路略--编者注。

4 PCB电路设计

DM642的内核时钟达到720 MHz，SDRAM总线速度达到133 MHz，系统属于高速信号电路。为了保证系统正常工作，需要考虑传输线效应、信号完整性、电源完整性及电磁兼容性等问题，利用高速电路布线知识设计阻抗匹配及层叠结构，并保证良好的供电系统。

首先，一个良好的叠层设计是保证系统的信号完整性及电源完整性的关键，同时良好的叠层结构设计也有助于电路的布通。本系统中采用8层电路结构，这