FPGA架构的功耗及影响功耗的用户选择方案

少这种通信功耗的一种有效方法是使用低摆幅信令，其中导线上的电压摆幅比电源电压摆幅低得多。现今，低摆幅信令常见于在高电容性导线(如总线或片外链接)上进行通信的情况。低摆幅驱动器和接收器比CMOS 缓冲器更复杂，所以占用更多芯片面积。但是，随着片上互连逐渐成为总体功耗的较大组成部分，低摆幅信令的功耗优势将证明增加设计复杂性是值得的。当然，FPGA用户不会看到内部信号电压的差异。

图3所示为具有上述某些概念的FPGA架构，其可编程异构架构由高速度和低功耗两个区组成。一个片上功耗模式控制器可管理各种降功耗模式，即深睡眠模式、悬挂模式和休眠模式。在架构内部，可以用专用的供电开关关掉每个逻辑块的电源。通过布线架构的通信信号流经低摆幅驱动器和接收器，以降低互连功耗。

图3 具有多种降低功耗解决方案的概念架构

结论

除了目前用于现代FPGA设计的能源优化方案，一些用户设计决策也可以产生显著的功耗效益。可以预见，未来的新技术中会有更大胆地遏制功耗的架构解决方案，从而使新的FPGA应用成为可能。