高速并行RS解码器

(1)查表法代替复杂的求逆单元为了获得更高的解码速率，使用更少的FPGA资源，系统设计使用标准基到复数基的变换与逆变换，用复数基进行乘法器设计，除法器设计是把处理数据从标准基转化为指数幂的表示形式，改用高效查表法代替复杂的求逆单元，将σ(x)的逆单元按照寻址方式转换为表格形式，在程序中直接调用，简化设计，提高了解码频率。

(2)并行流水线结构 由于传统设计是利用SC模块求解伴随式，KES模块求解关键方程，CESS模块求解错误位置和错误值，它们之间的处理周期差距很大，造成周期的极大浪费。而采用时分复用的流水线结构可有效解决这一问题，对结构简单的模块进行复用，在处理周期基本不变的情况下，从而提高并行处理的解码数据率。

5 结语

RS编解码器应用于诸多系统，例如：在数据传输链路应用中，可在SAN DHB和SAN Target上安装高速并行RS解码器，提高远距离光纤存储系统的可靠性;将RS纠错码应用于突发错误率较高的网络，并与高速的RAID的存储体系相结合，弥补由于使用RS编码器产生的延迟，从而实现网络存储系统的安全性和高速性。