基于CPLD的片内环形振荡器的设计方案

围内，稳压输出误差在±2％以内。

　　2.3 CPLD片内振荡器优化

　　通过EDA软件对设计做优化有可能提高所设计的振荡器的性能，减少对CPLD片内资源的占用。当采用MAX+plusII10.2软件设计时，软件优化开关设置为：(1)本设计选用MAX系列芯片，故选择对该芯片的多层综合选项(Multi-Level Synthesis for Max5000／7000／9000De-vice)。(2)在面积和速度优化选项中，选择对面积的优化，使振荡器部分尽可能分配到同一个LAB中。(3)打开"Slow Slew Rate"以降低开关噪声，打开"XOR Synthesis"以减少芯片面积的占用。

　　3 电路仿真及测试结果

　　本文以Altera公司的MAX+plus II 10.2为设计工具，在MAX7000S系列芯片上实现并测试。图3为选用EMP7128LC84-15芯片的时序仿真结果。其中p0～p7分别为环形振荡电路中单个门之后的电路节点；oscena[7…0]为各延时门电路的控制端(即所有二输入门中多余的输入端)。

　　表1列出了以EPM7128LC84-15为目标芯片、采用Tektronic TDS2012示波器对用不同门数实现的片内振荡器的测试数据。F1和F2分别表示片内振荡器输出和二分频输出的测量数据。图4给出了测量数据的曲线。

　　表1数据表明，通过增加门电路的数量可以有规律地减小振荡电路的工作频率，由每个逻辑单元实现的门电路单元延时tpd在7.5～10ns之间。

　　本文介绍的基于CPLD的片内振荡器设计方法，在改变该振荡器电路中门电路数量时，可以有规律地将振荡频率控制在8MHz～62MHz范围内。振荡器的片内设计使基于CPLD的片上系统(SoC)设计无需外接时钟信号源，加大了系统的集成度并降低了设计成本。本方法有很大的通用性，可以方便地在不同CPLD芯片间移植。仿真和测试数据表明该设计方法具有正确性和可行性。