基于VHDL和FPGA的非对称同步FIFO设计实现

方案实现

文中用VHDL语言描述了硬件结构，在Xilinx 公司Spartan II FPGA XC2S100-TQ144中通过了Xilinx ISE WebPACK的综合及布局布线。FPGA的规模是10万门，速度可达到56.344MHz。

有几点需要说明的是：(1) VHDL程序设计采用多层次的结构设计方法，把系统分解成若干个模块，其中模块又由若干个元件构成。设计从元件开始，其中设计中用到的CLKDLL、IBUFG、IBUF、BUFG、OBUF等元件位于Xilinx公司 FPGA专用器件库UNISIM中，在编写VHDL程序时，用COMPONENT和PORT MAP指令调用专门的模块，就可以在程序中导入所需元件。(2) 作为非对称同步FIFO，用波形图的方式进行仿真不太合适，可用VHDL建立测试平台的方式进行仿真，测试平台中把非对称同步FIFO主程序作为一个元件调用，主要包括初始化、时钟产生块、读写数据等内容，输入激励由测试平台产生。(3)由于Spartan II FPGA中BlockRAM单位容量和总体容量有限，如XC2S100中BlockRAM的单位容量为4Kbit，共10个, 则总体容量为40Kbit。设计时可以用多个BlockRAM组成不同深度和宽度的存储单元，如果容量还是不够则需要选用其它型号的FPGA。 /p>

结语

采用本文的设计思路，同样可以设计出Wingt;Wout情形下的非对称同步FIFO，而且该方案具有很强的灵活性并易于实现。如通信只需单向进行，则只用一片FPGA即可；双向通信时需用两片FPGA。经过实际验证，该方案可以满足一般需要.