VHDL语言在FPGA/CPLD开发中的应用

任何问题。图3所示即为上述模块的仿真波形。该模块设计完成后存档，待建立顶层文件时调用。

　　接下来再用VHDL语言对底层中其它所有模块一一进行设计，这包括：秒、分计数器（均为60进制计数器）、14级2分频器、24选4数据选择器、BCD七段译码器、节拍发生器等。所有程序均经MAX＋PLUS2II软件的编译和仿真。当模块设计完成后均要存档，待建立顶层文件时调用。

　　除底层模块外，其它各层次模块（包括顶层）也都适于用VHDL语言描述。只是应选择不同的描述方法而已。当底层中所有模块均设计完成后，采用VHDL语言中的结构描述法，用元件调用语句调用底层各模块并进行连接，即可建立数字钟的顶层文件。数字钟的顶层文件也必须经过EDA软件的编译和仿真，在此过程中，如有需要，还可随时打开查看并修改任一层次的设计。当最后确认设计完全符合设计要求时，再将编译后的顶层文件下载到目标芯片PFGA／CPLD中。

　　综上所述，整个系统各层次模块均采用VHDL语言描述，其优点主要有下述三个方面∶（1）能进行系统级的行为描述，从逻辑行为上对模块进行描述和设计，大大降低了设计难度。（2）描述的设计思想、电路结构和逻辑关系清晰明了，便于存档、查看、维护和修改。（3）支持大规模设计的分解和已有设计的再利用。

　　仅上述这三个优点，就是电路图输入和其它HDL语言所不能实现的。

　　3　结束语

　　集成电路规模越是庞大，VHDL语言的优越性就越显突出。目前，数百万门规模的FPGA／CPLD已进入实用，VHDL强大的系统描述能力、规范的程序设计结构和灵活的语句表达风格使其必将担负起大系统设计的几乎全部设计任务。