PC104总线与DSP数据通信接口设计

通过CPLD，PC104要实现对双端口RAM的访问，首先要考虑的是分配给RAM的存储地址，因为64 k×16 b的RAM需要64 k的偶地址空间，或者说128 k的连续地址空间，工控机1 M以内可由用户使用的自由地址空间往往达不到128 k。所以应将RAM安排在1 M地址空间以外访问。此时除了用到用于1 M寻址的地址线SA19~SA0，还要采用1 M外寻址的地址线LA23~LA17。需要注意的是，PC104的总线上的SA19~SA17与LA19~LA17是重复的。区别在于SA10~SA0是通过总线地址锁存使能信号BALE锁存输出，而LA19~LA17未经锁存，为保证在对RAM访问期内地址信号一直有效，至少应在CPLD内将LA23~LA20进行BALE锁存。本文中将RAM的地址安排在1 M地址空间外从100000 H开始的64 K偶地址。所有需要用到的PC104信号线都连接到CPLD，CPLD将SA16~SA1缓冲连接到RAM，其余地址线译码产生RAM左端口选通信号。PC104与CPLD连接的访问逻辑如图2所示。

其中有效表示数据总线的高8位有效，SA0有效表示数据总线的低8位有效，作为译码信号的一部分，对于单片16位数据线的集成电路，实际上也可以不连接，用SA0和高端地址线译码产生选片信号。AEN信号有效表示计算机在和某个设备进行DMA传送，其他的设备发现AEN信号有效，就不要响应寻址信号。因此在CPLD内部逻辑里设置当AEN信号有效时，将进入CPLD的地址信号线置为高阻态。

是存储器读写信号，是用于1 M以外地址空间的读写信号，当这两个信号之一有效且寻址到1 M内的地址，将分别使1 M以内地址的读写

一起控制总线周期的长短。有3种存储器访问周期：标准周期，就绪周期，无等待状态周期。访问时序如图3所示。

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在设计的时候考虑到信号在CPLD里的延时，如果标准周期对于访问的时间长度不够，可以采 用有1个等待状态的就绪周期，而这只需要修改CPLD的设计并重新下载到CPLD即可，由此可 见用CPLD作为控制芯片的优点。

4结语

本文说明的这种PC104总线与DSP的数据通讯接口设计，也可以作为采用其他计算机总线与DS P进行16位数据通讯接口设计的参考。