基于ADV7125的嵌入式系统VGA接口设计

在场扫描时序中，VSYNC为场同步信号，Tvsync是指显示器扫描1帧完整画面需要的时间，大小为16 667μs；VSYNC信号每场有525行，其中480行为有效显示行，45行是场消隐期。场消隐期包括场同步时间(低电平场同步脉冲)twv(2行／63μs)、场消隐前肩tHV(13行／412μs)、场消隐后肩tVH(30行／952 μs)，共45行。
在行扫描时序中，HSYNC为行同步信号，Thsync是指显示器扫描一行需要的时间，大小为31．75μs，该周期通过Hsync(行同步脉冲)来同步，脉冲的宽度tWH=3．81μs。每显示行包括800点，其中640点为有效显示区，160点为行消隐期(是非显示区)。行消隐期包括行同步时间tWH(3．81μs)，行消隐前肩tHC(0．516μS)和行消隐后肩tCH(1．786μs)，共160个点时钟。
3．2 S3C2440和ADV7125的电路连接
设计中主要使用S3C2440处理器的LCD控制器接口，它主要通过DMA方式占用系统总线，支持彩色TFT液晶屏，支持16 bbp无调色真彩。 LCD接口数据的低8位，中间8位和高8位分别与ADV7125芯片的BLUE信号、GREEN信号和RED信号相连，这样就完成了S3C2440处理器与ADV7125芯片之间数字信号的传输。ADV7125芯片的时钟信号采用LCD接口的时钟信号，信号与VM(VSDN)信号相连接，同步信号接地。COMP端用于内部参考运放的补偿，用0．1μF的陶瓷电容连接在COMP与模拟电源VAA之间，防止自激振荡以增加稳定性。采用AD1580作为参考电压，AD1580输出信号稳定，能够很好地满足电路设计的需要。RSET引脚与地之间接一个530 Ω的电阻，用来控制视频信号的满幅度。在图像系统中，不会自动产生复合同步信号，利用本设计可以实现视频同步信息编码直接进入绿色信道。如果不需要，把输入端与逻辑低电平相连。S3C2440和ADV7125的电路连接如图4所示。其中VD0、VD1、…VD23、VDEN、CLK、HSYNC、VSYNC为S3C2440的输出端。

3．3 电路连接需要注意的问题
ADV7125可以用于灰度视频信号输出。例如：仅用于1个通道进行视频输出，这时其他两个不用的视频数据信道都应该与逻辑0相连，不用的模拟输出应该与使用的信道一样连接相同的负载。
为了实现ADV7125的最优噪声性能，对PCB的设计必须特别注意。ADV7125电源和地线上的噪声应该优化。可以通过屏蔽数字输入和提供好的退耦达到这一点。VAA和GND的引线长度应该尽量短，这样可以减小电感环路。在设计PCB时应尽量把模拟地与数字地分开，地线应该通过1个磁珠与PCB大面积铺地相连，并且磁珠应该尽可能的靠近ADV7125器件的地引脚。电路中使用的电容应该尽可能的靠近对应引脚，并且电容的引线应该尽可能的短，这样可以减小引线电容。由于使用频率非常高，时钟引线应尽可能地短，这样可以减小噪声的抖动。视频输出信号应该由数字地平面覆盖，这样可以增大高频电源抑制比。
由于模拟RGB信号采用高阻电流源输出方式，可以直接驱动75 Ω的同轴传输线。长于10 m的电缆可能会对高频模拟输出脉冲衰减。使用输出缓冲可以补偿电缆的失真。这些缓冲器在整个输出电压摆幅期间，必须有足够的电流。常见的有AD84x系列的单片运放。在较高的频率下(如80 MHz)，推荐使用AD848。其典型增益电路如图5所示。

通过简单的计算可以得知其增益为：GAIN=1+Z1／Z2。改变缓冲电路的增益器件Z1、Z2来满足所要求的视频电平。
3．4 相关的软件设置
下面以简单的测试程序为例来说明相关软件的编写。
软件设计的基本流程如图6所示。具体过程如下：

①首先对LCD的功能寄存器进行初始化，主要设置LCD控制寄存器1～5，LCD缓冲区起始地址控制寄存器；屏蔽LCD中断。
②其次对LCD的输出时序(VGA信号时序)进行设置。设置分辨率、周期、前(后)信号、同步脉冲。
③再次是对视频信号进行设置，主要是使能LCD视频信号的输出。
④用一幅图像的输出来测试VGA的显示是否正常。
主要代码如下所示：




结语
本文结合S3C2440处理器和ADV7125芯片的特点，介绍了LCD转VGA方案，该方案简单易行，适用于嵌入式系统设备的VGA信号输出。ADV-7125芯片有多种频率可供选择。本设计也可以用于灰度级输出的信号中，在此基础上进行一些简单的修改，可以满足高分辨率，高刷新频率的环境要求。