变化中的SoC设计流程

身处市场领先地位的SoC(系统单芯片)设计团队认为，“惯常的业务”已不复重现。强大的技术与商务力量(似乎独立于EDA供应商的路线图)都在将SoC设计方法重新塑造为新的形式，并与仅仅几年前的最佳实践有非常大的差异。对很多架构师、设计者和管理者来说，这种变化会很痛苦。然而，纠结于过去就意味着失败。

这一变化有几种促进力量。现实的财务与地理状况已迫使对第三方IP(知识产权)的依赖性提高，并且削弱了从下游问题到RTL(寄存器传输级)纠错的反馈回路。复杂性已迫使以前下游的工作进入到设计流的早期，尤其是激进电源管理的设计产生的电源与时钟网络的复杂性。另外，先进工艺的挑战也同时影响到了前端和后端的工作。

推动力

IP可能是解决方案的一部分，而不是问题的一部分。从I/O控制器到CPU的一切IP重用，可能都对设计团队起到了驱散和缩减作用。但IP的普遍使用改变了设计流的本质。以前的流程包括：建立性能需求、将它们缩减至RTL、网表综合，以及在单元中实现。现在，设计流程变成了一组特定的复杂、日趋固定且不透明功能块的装配与强制封装的过程。当设计者在整合或封装中遇到问题时，通常只有原始IP的开发者才能提供帮助。

虽然IP重用有助于减少设计的规模，但无助于减少复杂性的其它方面。尤其是对电源管理来说，时钟门控是降低动态功耗的一种强制性设计步骤，但它也将SoC的时钟网络搞得非常复杂，因此时钟树实际上成为了另外的信号网络，需要作提取、时序、电源与信号完整性收敛。电压岛、电源门控，以及DVFS(动态电压/频率缩放)正在进入大多数设计团队，它们的使用很可能使电源网格更加复杂化。

最后，工艺本身也在促进着变革。尽管工艺工程师与单元库开发者都在竭尽全力，但到65nm节点时，先进工艺的复杂性已开始穿过定制/单元的障碍，将其呈现在芯片设计者面前。Virage Logic公司技术营销总监Lisa Minwell认为：“我们存储编译器的设计者已不得不去处理工艺变动、单元驱动强度不足，以及日益复杂的DFM (可制造性设计)规则问题。”采用基于单元流程的芯片设计者现在要面临所有这些问题。这些力量的结合，不仅使设计更为困难，而且还改变了设计所依从的方案。

艰难的开始

Open-Silicon公司刚做了一个1亿门的无线网络SoC。该公司的设计采用了TSMC(台积电公司)的65 nm CMOS工艺。Open-Silicon公司工程副总裁Taher Madraswala称：“设计的关键是先期的规划。”Open-Silicon公司在芯片的物理设计方面与ASIC设计服务公司Brite Semiconductor公司合作，采用了来自一家无晶圆半导体供应商HiSilicon公司的需求与RTL。Madraswala说，“这差不多是一个自顶向下的设计”，并指出时钟布局对先期工作有明显的推动作用。

Open-Silicon的工作开始于了解设计，完成风险评估。他说:“这是一个非常巨大的内核，还有一些极长的走线。因此，我们花了三天时间开会以了解时钟结构。”对块的布放来说，了解各个时钟来源、使用者以及门控结构是必需的预备工作。如果团队犯了错误，那时钟的时序就几乎没有收敛的机会了。

Open-Silicon公司必须使用多个IP内核实例，它们基本上确定了管脚的位置，给块的布放带来了另一种约束。Madraswala解释说：“问题在于可重复性。如果你改变了内核的定位方向，则关键走线的长度就变了，得到的时序就不同了。”于是，该团队对顶层信号、时钟和I/O作了一次预先布线，然后将这个布线作为设计分区以及其后各块布放的基础。

Redpine Signals公司主席兼首席执行官Venkat Mattela说：“现在，很难在系统级对一个设计作划分。”他指出工程师必须在早期作电源规划。Redpine公司的设计中有一个用于嵌入系统应用的极低功耗802.11n收发器，RTL中，模块定义为独立于芯片电源策略的实体。其后的模块分区工作不仅产生了功能边界，同时还有电压岛与时钟域之间的边界。因此，设计团队可以在设计的开始，将每个RTL块中的电源意图(Power intent)捕捉成为一个UPF(通用电源格式)文件。

在设计早期还要注意其它一些问题。例如，Vitesse半导体公司最近开发了一款24端口的交换So C，集成了铜线PHY(物理层)块(图1)。该公司的设计总监Mandeep Chadra称，在评估设计者可以做到多大集成度时，主要的工作都是看PHY块的功耗，因为这些块的功耗占总功耗的大部分。他说：“在整个规划过程中，电源一直是一个主要问题，尤其是当我们的目标是一个打线封装时。”封装问题决不能事后才定，而要进入芯片规划的早期决策。当