基于PCMCIA 的ARINC429 通信卡设计

在0200H 地址单元。一个8 位的寄存器。结构如下:

表1 配置选项寄存器

　　由主机写入该寄存器的内容，实现第7 位写1，卡被复位，第6 位写1 是电平中断模式，0是脉冲中断模式，后6 位写入CIS 结构中entry tuple 的序号，实现该入口对应的配置功能。只实现了一个entrytuple，是设置了一个common memory 设备( 也是存储空间) : 基地址0300 的1KB 空间。

　　在接口模块的MEMORY 读写操作中，配置空间的CIS 是只读的，COR 是可读可写的。16 位PC卡的读写操作属于异步时序，没有同步时钟。

　　2． 3 ARINC429 通信设计

　　2． 3． 1 DEI1016 接收数据时控制信号的实现

　　采用DEI1016和BD429来实现ARINC429数据的收发。HOST 向DEI1016 发送数据时，由于内部自带FIFO，可直接发送，但要区分发送的是WORD1 还是WORD2，还是控制寄存器数据。

　　HOST 从DEI1016 接收数据时，用有限状态机来实现读取控制信号时序，这一过程完成一个32 位字的接收，即一次DR1 或DR2 有效，两次OE1 或OE2 为低，两次16 位字的接收，实现过程如图2。其中OE1# /OE2#: 读出接收通道的数据; DR1# /DR2#: 该通道接收到了数据; SEL: 字选择信号。

图2 读取控制信号状态机

　　2． 3． 2 FPGA 内部接收FIFO 设计

　　当从DEI1016 接收数据时，在FPGA 内部实现了一个64* 16bit 的FIFO，该FIFO 从DEI1016 接收数据并缓存，PCMCIA 接口接收数据时只与FIFO进行通信。

　　当FIFO 从DEI1016 接收数据时，将FIFO 的写时钟信号和ARINC429 接口的通道1 或2 的读信号连接在一起，用ARINC429 的读信号做FIFO 的写时钟，而将FIFO 的写允许信号始终置为有效‘1’，当oe1 /oe2 的上升沿来临时，就对FIFO 进行写操作。

　　当PCMCIA 接口从FIFO 接收数据时，因为主机读信号是低有效的，所以用PCMCIA 接口的读信号下降沿做FIFO 的读时钟信号，而将读允许信号始终置为允许‘1’。

　　给FIFO 的发送端口固定的地址是0300H，主机从FIFO 中接收数据相当于对0300H 地址进行读操作。另外用FIFO 的半满信号做中断信号，即当FIFO 中存在32 个字时。FIFO 的接收数据线与DEI1016 的16 根数据线相连，发送数据线与PCMCIA接口的16 位数据线相连。

　　2． 3． 3 寄存器设计

　　为了便于对一些信号的控制以及上层软件访问的便利，在PCMCIA 规范规定的common memory 空间里实现了一个状态寄存器( SR) 和一个控制寄存器( CR) ，将一些控制和状态信号装入寄存器中固定的某位，以便上层软件的控制访问。

　　在common memory 的0308H 地址单元实现了一个状态寄存器，它是只读寄存器。第0 位是TXR信号量，为1 表示DEI1016 内部的FIFO 是空的，可以装入数据; 第1 位是FPGA 内部FIFO 空信号，为高表示空; 第3 位是FPGA 内部FIFO 满信号，为低表示满。

　　在common memory 的0310H 地址单元实现了一个控制寄存器，它是可读可写寄存器。第0 位是ENTX 信号，是DEI1016 发送数据允许信号，为1 表示允许发送; 第1 位是DEI1016 复位信号MR，低有效。

　　上层软件在控制向DEI1016 的发送缓冲区( FIFO) 写数据时，应先读出SR 的TXR 位，FIFO 为空时即TXR 为1 时才能让主机向FIFO 中写入数据。而用CR 的ENTX 位控制DEI1016 是否能发送数据时也应该先判断TXR，TXR 为高时，即发送FIFO 为空时，DEI1016 是不能发送数据的，只有为低时才能发送; 当TXR 为低时，也不能强行拉低ENTX，即发送FIFO 中有数据时，不能强行禁止发送，因为这样破坏了原有数据的完整性。

　　同样可以通过common memory 中的FIFO －EMPTY 信号控制主机从接收FIFO 中取数据; 还可以写DEI1016 的复位信号。

　　2． 4 存储空间设计概括

　　卡刚插入笔记本卡插槽的时候，主机主动读CIS 内容，然后可以写COR，进行配置。对DEI1016操作之前，要先写控制寄存器里的MR 信号，使DEI1016 复位后，再写入DEI1016 的控制寄存器，然后才可以进行数据的收发操作。接收数据就是响应中断信号( FIFO 的半满信号) ，从FIFO 中读取数据，直到判断出FIFO － EMPRY 信号有效。发送数据时，要先判断SR 里边的TXR 信号，当DEI1016 里的FIFO 为空时，再向FIFO 里发送数据，发送总字数不定，但不能超过DEI1016 内部FIFO 的容量8*32bit，发送之前拉低ENTX，且每次是先发送字一，再发送字二，字一，字二必须成对发送，发送完后拉高ENTX，允许DEI1016 发送数据。

　　在FPGA 内部实现可利用的存储区域概括起来如下:

表2 存储区域使用表

　　3 结束语

介绍了应用FPGA 完成PCMCIA 接口的ARINC429 通信卡的设计方案和其中的难点，通过本次设计也为其它应用FPGA 完成PCMCIA 接口的PC卡的设计提供了可借鉴方案。除了上述之