一种基于FPGA的驱动接口电路的设计

引言

　　在自动控制的很多应用场合, 都需要实时对信号进行采样分析, 然后由DSP来进行运算控制。AD芯片是采样中最常用的芯片, 本文主要对ADI 公司的AD7862芯片进行介绍, 同时为它设计了驱动接口电路。由于AD7862不能自动工作, 需要给它提供相关的驱动信号才能触发它进行转换,本文用FPGA芯片给它做一个接口驱动电路, 并详细的介绍了驱动电路程序的设计, 设计的电路为AD7862提供了非常好的驱动作用, 并在实际运用中能使其稳定的工作。

　　1、AD7862芯片简介

　　AD7862是美国AD I公司出品的12 bit高速, 低功耗转换器, 单电源5伏供电。共有4 个模拟输入端, 被分为两个通道( A B), 通过输入端A0来进行选择。每一个通道有两个输入端( VA1 VA2或者VB1VB2) 。能够接受的模拟信号的输入范围为正负10伏。不过模拟信号的输入端的过压保护允许输入电压达到正负17 伏。原理框图如图1所示。

图1 AD7862原理框图。

　　AD7862芯片具有以下特点:

　　( 1) 对每一个通道而言, 从启动转换到转换完成需要3. 6 s的时间。

　　( 2) 芯片由5 V 单电源供电, 功耗低, 工作时典型值为60 mW。具有自动休眠模式, 当一次转换完成后自动进入休眠模式, 节省电能。当下一个转换周期来临时在自动苏醒。

　　( 3) 提供一个高速并行接口, 和微处理器、微控制器以及数字信号处理器的连接变得容易。

　　( 4) AD7862系列共有三个版本分别针对三种不同的输入范围。其中AD7862—10针对标准工业级输入范围正负10伏; AD7862—3 主要针对普通信号输入范围正负2. 5 V。

　　AD7862—2被用于单极0 到2. 5 V 的输入范围。对AD7862—10和AD7862-3来说, 转换输出的12位为二进制补码, 对于AD7862-2来说, 输出的为12位的原码。

　　2、接口电路程序设计

　　在本设计中用的是AD7862??10, 采用高速转换模式, 典型转换时序如图2所示。

图2高速转换模式时序图。

　　图2中对应的时间参数的要求如下表1所示。

表1高速采样模式时序参数表。

　　从图2的时序图可以看出AD7862 通过输入脉冲信号CONVST启动转换。在CONVST 信号的下降沿, 片上的两个track /ho ld都同时的被设置为ho ld状态, 两个通道开始进行转换。转换时钟由内置的晶振提供。BUSY 信号指示转换结束, 同时两个通道的转换结果可以被读出。由A0 的值来决定第一次读取的值是VA1 或者VB1, 第二次读取的是VA2或者VB2。当CS信号和RD信号为低时, 数据被从12位的并行数据线上读取。在高速转换模式下, AD7862 的转换时间为3. 6 us, track /ho ld收集时间为0. 3 us。为了保证最佳转换效果, 在转换期间和下一次转换开始前300 ns不能进行读取操作。

　　上述的时序图对应为先读取VA1和VA2, 然后在读取VB1和VB2, 对应的信号A0首先被设为低电平, 然后被拉为高电平。在设计驱动电路的过程中, 一定要保证设计的时序满足上述时序参数的要求 , 不然就有可能发生采样不准, 出错。

　结合AD7862的转换速度, FPGA选择10MH z的处理时钟。对于整个转换过程的控制用一个状态机来完成, 状态机分为12 个状态( idle, convert1, busy1, reada1, w ait1, reada2,sw apchna,l convert2, busy2, readb1, w ait2, readb2), 其中idle状态为空闲等待转换状态; convert1指示第一次转换启动状态;busy1指示第一次转换状态; reada1状态下读取VA1; wait1状态为读取VA1和VA2之间的等待状态; reada2状态下读取VA2; sw apchnal状态指示交换到另一个通道进行转换;convert2指示第二次转换启动状态; 剩余状态和前面的类似,只不过是针对VB1 和VB2 而言。设计代码如下( 只描述VA1和VA2的部分, 剩下的类似):

　　process( clkdiv4, nrst)

　　beg in

　　if nrst = ‘0’ then

　　adc_state = id le;

　　e lsif( r ising _edge( clkd iv4) ) then

　　case adc_state is

　　when idle= >

　　ada0 = '0' ;

　　adconv = '1';

　　adncs = '1';

　　adnrd = '1';

　　clkcnt = 0;

　　if( start= ‘1’) then

　　adc_state = convert1;

　　end if;

　　w hen convert1= >

　　ada0 = '0';

　　adconv = '0' ;

　　if( adbusy= '1') then

　　adc_state = busy1;

　　end if;

　　w hen busy1= >

　　adconv = '1';

　　if( adbusy= '0') then

　　adc_state = reada1;

　　end if;

　　when reada1= >

　　if ( c lkcnt= 2) then

　　addataa1 = 0000 adda tain;

　　end if;

　　if( c lkcnt= 4) then

　　adc_state = w a it1;

　　adncs = '1';

　　adnrd = '1';

　　clkcnt = 0;

　　else

　　clkcnt = c lkcnt+ 1;

　　adncs = '0';

　　adnrd = '0';

　　end if；

　　when wait1= >

　　adc_state = reada2;

　　when reada2= >

　　if ( c lkcnt= 2) then

　　addataa2 = 0001 adda tain;

　　end if；

　　3设计电路的仿真验证

最终设计用Quartus 2 软件编译综合后在板上测试，FPGA 接口电路接受