基于IP核及可重构设计的信息安全SoC芯片的实现

3 设计实现及验证

利用硬件语言VHDL对该款安全SoC芯片进行具体实现,所设计的安全SoC芯片可在33MHz时钟下正常运行,RSA密码IP核可在50MHz时钟下正常运行,对于小规模数据的低速通信可提供非对称算法512/1 024bit　RSA签名/加解密服务,进行43次/秒的1 024bit模幂运算,规模仅40万门。DES/TDES密码IP核可在50MHz时钟下正常运行,对于大规模数据的高速通信可提供对称算法DES/TDES加解密服务,可进行100次/秒的DES加解密运算和60次/秒的TDES加解密运算。由于IP桥依据IPC的状态对各模块的控制总线、地址总线、数据总线进行通路配置,并不进行数据寄存,因此实现了IP桥所耗费的资源相当少,仅需200门左右。

系统测试一直都是SoC系统设计的重点。因此在系统设计阶段,针对每个模块,都进行了详细的仿真测试,特别是针对存储器转换功能和存储器配置的实现。为了能详细仿真操作系统下载配置过程,设计了合理的仿真测试方法。针对IP桥配置也进行了详细的仿真测试。系统整体设计完成后,在FPGA开发板上进行了具体的测试,采用的是ALTERA公司的EP2C35芯片,并利用中国人民银行金融认证(CFCA认证)通过的COS(片上操作系统)对整个系统进行了详细而全面的应用测试,测试结果证明系统完全满足COS系统中的各种密码操作。

本文介绍了一款基于密码服务、面向密码应用的可重构信息安全SoC芯片的设计。为使所设计的信息安全SoC芯片更具技术特色和应用前景,运用可重构的思想,在密码服务模块和存储器控制模块中采用了IP桥技术、存储器动态配置技术和存储器切换技术。这些优化技术的采用有效地利用了芯片系统中的有限资源,使得所设计的信息安全SoC芯片在微型系统的密码应用中配置更为灵活、运行效率更高、资源耗费更少、功耗更低。这些特性对信息安全设备,特别是对微型或手持设备来说意义重大。