基于PLD与AVR总线通信接口VHDL设计与实现

需要重新回到设计阶段，修正错误输入或调整电路，在重复上述过程直到其完全满足电子系统需要。

本系统中，使用Altera公司提供的集成开发软件Quartus II 6.0 进行设计，在进行模块实现时请参考ATmega64L的数据手册中关于ATmega64L对外部存储器的读写时序。

本设计实现 的VHDL部分源码如下：

地址锁存：

写数据进程：

读数据进程：

4、仿真验证结果

使用Quartus II 6.0 自带的仿真软件仿真结果如图2和图3所示。图中ale、cs、rd、we、mcu_data 是激励信号，表示ATmega64L 相应接口信号，conreg1和 conreg2 为EPM570 输出信号，其目的是为了观察仿真结果是否正确，而实际应用中应根据项目需求而进行添加或是减少相应的I/O口。

图2是ATmega64L向 EPM570 写数据过程。首先，在片选信号cs为低期间，在ale信号的下降沿，锁存mcu_data上的数据到add内部地址锁存寄存器。然后，在we信号低电平时，把mcu_data (0XAA)的数据直接写到conreg1（B10101010），通过外接指示灯可以直接观察结果是否正确，当然，在实际应用中可以把数据锁存到内部寄存器中。

图2写数据0X“AA”到0地址处

图3是读数据过程。在片选信号为低期间，首先，在ale信号的下降沿，锁存mcu_data(0X01)数据到add内部地址锁存寄存器。然后，在rd信号的低电平期间，把内部寄存器地址为0X01的数据reg02（0xAA）读到mcu_data数据线上传回单片机ATmega64L。

图3 读地址为0X“01”上的数据0x“AA”并传回数据总线

从读写数据图中可以看出，ATmega64L对EPM570内部数据读写过程完全满足ATmega64L数据手册上的时序需要。关于ATmega64L的读写时序可以参考ATmega64L数据手册。

5、结语

本文实现PLD与AVR ATmega64L通信接口设计是笔者设计的一种纺织机械控制设备的一部分，经实际验证完全正确，并已投入生产。简单地修改该读写通信模块，可应用于多个CPLD或FPGA与单片机通信接口的项目中，本模块还可以根据需要扩展为16位、32位地址线的读写接口。

本文创新点：充分利用可编程逻辑器件丰富的I/O口和内部可编程逻辑资源，通过总线读写的方式通讯，使PLD和MCU的通信速度大大提高，同时也提高了嵌入式系统或是工业控制中的其他相关性能，极大提高产品的竞争力。