多路读写的SDRAM接口设计

突。对于从SDRAM读出的数据，每路数据写入相应的读出数据缓冲区。同样每路的读出数据缓冲区也分为两块，根据字节时钟切换读写。

由于一个字节时钟周期内，每路所需的操作最多有2次，每路的操作内容缓冲区只需两个单元（每个单元存储了此次的读写使能信号、写入数据、地址）即可。对于读出数据缓冲区，由于一个字节时钟每路数据最多执行一次读操作，所以读出数据缓冲区只需要一个字节。这两类缓冲区容量都小，因此人部用寄存器来实现，控制简单。

整个接口电路的结构框图如图8所示。

4 SDRAM接口的实现结果

针对MT48LC8M8A2的SDRAM，采用同步设计方法，用Verilog HDL硬件描述语言建立模型，接口电路已经调试通过，规模为2100门（NAND）。整个解复用电路也已经调试通过。