DSP设计流程

　　硬件工程师中缺乏DSP专家，因此常常会因为对要求功能的曲解而造成灾难性的后果。随着DSP复杂度的增加，在人工建立RTL模型的过程中，产生错误已司空见惯。由于相同的错误被写入仿真测试平台中，因此仿真中即便出现多次错误也无法被捕捉到，只有到了原型设计阶段，硬件设计错误才会被发现。

　　改进方法

　　FPGA/ASIC设计人员采用真正意义上的自上而下的设计方法，最重要的好处之一就是设计数据管理的改善。但是当ASIC和FPGA采用和现有DSP设计相同的自下而上的设计方法时，由于缺乏单一且有效的设计数据源，将会引入许多错误。因此，在当今的DSP设计中，各个独立的设计部门有义务使MATLAB模型和人工创建的RTL模型及测试平台保持同步。可是如前所述，这两个团队很少交流，而且通常在地理位置上也相距很远。所以管理这些数据变得非常困难。

　　CoWare在其SPW工具包里提供了一种模块同步问题的解决方案：将辅助模拟设计方法的概念引入硬件设计系统中，从而达到从细则规范到实现的转变。在这种方法中，CoWare 建议DSP设计组使用他们具有DSP硬件模型库的硬件设计系统创建一个可以执行的规范，从而取代对DSP规范和算法进行诠释的编程语言。

　　这种方法在消除硬件工程师开发RTL模型时造成的曲解方面很有优势，但是，它对确保设计数据同步方面还存在不足。由于每次修正模块都需要人工修改可执行规范，特别在现今复杂度不断增加和产品上市时间越来越短的双重压力下，发生错误的可能性将会大幅增加。

　　真正自上而下的DSP设计方法

　　Accelchip公司的DSP合成工具使用VHDL或Verilog硬件描述语言能够直接读出MATLAB模型并自动输出可以合成的RTL模型和仿真测试平台。通过连接DSP的两个设计域，给DSP设计小组在设计的人力和时间、曲解的消除、高成本的重复工作、硬件实现的自动验证，以及系统设计人员和算法开发人员在开发的初期阶段进行结构探索时所需要的能力等方面带来了很大的简化。

　　Accelchip使硬件设计人员不需要人工创建RTL模型和仿真测试平台，从而缩短了开发周期，减少了硬件实现所需要设计人员的数量。而且自动建立的RTL模型是目标FPGA器件的“结构化意识”,而不是简单的、继承下来的RTL模型。建立RTL模型后，其高级综合工具将创建一个逻辑综合的最佳实现，以确保所产生的门级网表具有FPGA器件的优点。

　　例如，DSP算法在不同供应商提供的FPGA器件列中实现，其性能和范围有很大的差异，这是因为对于不同设备来讲，结构、逻辑资源、布局资源以及布局方法都是不同的。通过“结构化意识”,Accelchip为DSP设计小组的目标FPGA器件提供了很好的物理实现。同时通过提供容易使用的、自动的从MATLAB到硬件实现的直接路径，使得DSP系统设计人员和算法开发人员能够在设计开发初期定义他们的算法。进而算法开发人员能够很快地将MATLAB设计转换成综合了性能、范围、成本和功率优点的目标FPGA的门级网表。有了来自算法物理实现的初期或开发周期中的反馈，就意味着设计流程后期所做的重复更少，再一次节省了宝贵的时间和人力。

　　结语

　　DSP技术的重要性日益增加，对其算法的性能要求远远超过了通用性DSP处理器的能力，从而促使DSP实现小组去寻找硬件的解决方法。FPGA给DSP实现提供了理想的平台，Accelchip提供的真正的自上而下的设计方案无缝地融入了DSP的设计环境，从而确保了在转向真正的自上而下的DSP设计方法时管理风险的最小化。