车载移动电视接收的系统方案

在柏林推出的DVB T（地面数字广播）数字电视也已经影响到汽车娱乐系统中的电视接收。现在，汽车电视接收机不仅能够接收模拟电视信号（它仍将在城市以外的地区继续存在数年），而且也能够接收和处理DVB T信号。Hirschmann Electronics已经开发出基于FPGA的“混合电视接收机”，以满足此类新兴的需求。新的混合接收机还采用了改进的分集算法，获得更好的模拟接收质量。

最初规划的模拟电视发射机是面向固定的家庭用户，在屋顶上安装定向天线就可以收到清晰的图像。然而，用于移动电视接收的天线通常安放得都更低。不仅天线高度不一，而且由于接收的信号随着汽车的运行路线不断地变化，在这种情况下也无法使用定向天线。另外，由于信号经建筑物或其它车辆的散射和折射，接收的信号会相互叠加。这样会导致信号的损失（Rayleigh幅度分布）。

德国（柏林）第一代DVB T网络是为便携接收而不是移动接收而设计的。因此，要获得令人满意的车内电视接收效果需要具有多天线的“分集”系统。例如，使用“扫描分集”技术，系统自行控制在不同天线之间切换，选择具有最高接收电平的天线。对于模拟电视，因为视频和声音的载波相差5MHz，且受到不同源的干扰，所以可以分别对视频和声音进行这种切换。

Hirschmann的接收机为叠加接收信号的模拟电视设计了一个改良的专用过程。首先扫描信号，然后对时间同步，之后测算每个独立信号的质量。采用这种测试方法确定“权重因子”。这些权重因子乘以每个接收信号。这种处理过程得到的信号比单一的最佳接收信号具有更好的信噪比。

DVB T接收机天线采用MRC（最大比值合并）分集。采用这种方式，将最佳的载波信号组合形成输出信号，即使车辆的运行速度超过100Km/h（60mph）也能确保汽车电视获得良好的接收质量。

频率分集的作用独立于天线分集：在接收过程中，Hirschmann混合电视接收机无需对用户部分作任何操作，就扫描发射机情况。如果发现某个信道承载同样的内容，但接收质量更好，设备会自动切换到这个新的信道。这样用户就可以在旅行过程中连续不断地观看节目，而不必当汽车经过某个发射台覆盖范围时手动调谐。

接收机体系

电路框图是采用三路接收的Hirschmann混合电视接收机示例。虽然系统可以增减可能的接收通道数量，一般推荐两至四个通道。接收通道数量越多会改善接收质量，但同时也会增减系统硬件和软件复杂性。

调谐器使用的输入信号是从集成天线接收到的RF信号――碟形天线通常通过受控放大器接到单独的调谐器上。调谐器是混合调谐器，可接收任何标准的模拟信号和DVB T信号。对于模拟接收，调谐器中会集成相应的解调器。在模拟接收过程中，模数转换器扫描模拟视频和音频信号，将其送往混合接收机的FPGA器件。

在DVB-T接收过程中，编码正交频分复用器（COFDM）解调器将送出MPEG数据流。独立的COFDM解调器连接在一起，实现所需的MRC分集，优化MPEG数据流。MPEG解码器从MPEG数据流中提取出视频、音频和数据信号。然后这些信号也送往FPGA。MPEG解码器连接着外部SDRAM存储器。

用FPGA进行数字信号处理

所有的数字信号处理，包括模拟视频和声音的天线分集、基带声音处理、电文译码和其它数据内容如视频节目系统（VPS）、管理和存储SDRAM存储器中的这些信息以及通过串口和控制主机通信等，都可以在Altera Cyclone EP1C12 FPGA中完成。Cyclone FPGA不仅提供了逻辑和算术功能，其中的RAM也可以用于诸如FIFO等功能。

Hirschmann分集接收机的设计者充分利用Altera的开发工具，创建支持系统功能所需的复杂单元。例如，Altera的FIR编译器能自动生成有限冲激响应滤波器（FIR），SOPC Builder工具能生成控制器系统。该控制器包括Nios嵌入处理器，以及RAM、串口和SDRAM控制器。FPGA的配置数据存放在EPCS4串行Flash存储器中，当接收机打开时加载到FPGA中。

FPGA处理的图形数据发送给数模转换器，在电视屏上显示模拟信号。从FPGA送出的音频数字信号送给MOST接收机，然后送给MOST总线。当用户通过MMI输入控制指令，这些指令也会通过MOST总线发送给收发信机。主机控制器和接收机的可配置部分之间进行通信，管理整个系统的控制功能。

低成本的FPGA

Hirschmann电视接收机中使用的低成本Cyclone EP1C12器件有12,000多个逻辑单元和234Kbit的嵌入存储器。该系列中的所有五个器件都有汽车温度范围（-40°C至+125°C）的产品。这些器件中的嵌入存储器由多个4,608bit的存储块组成，可以快速地访问本地的数据存储器资源。每个存储块支持多种配置，包括真双口和单口RAM、ROM和FIFO。由于Cyclone FPGA提供了专用接口，能够很容易地配置为同DDR-SDRAM或FCRAM通信。该接口具有高达266Mbps的快速可靠的数据传送性能。

Cyclone器件系列具有八个低偏移的全局时钟网，它们分布在整个芯片内，由四个专用时钟管脚馈入。对于整个系统的时钟管理，器件的PLL（每个有三个输出抽头）也能够胜任频率合成和相位偏移的工作。

内嵌处理器的FPGA系统

Cyclone FPGA显然是为基于处理器的应用进行了优化，尤其是能从嵌入软核处理器如Altera的Nios处理器中受益的应用。典型的Nios控制器系统由一个CPU、片内RAM和ROM、一个外部存储控制器和许多串行和并行接口组成。这样一个基于Nios的系统需要大约1,500个逻辑单元（LE），占用Cyclone EP1C12器件有效逻辑资源的12.5%。

所有的Nios模块都可以通过多主交换阵列连接到Avalon总线上。Nios处理器是一款五级流水线的16或32位RISC处理器，基于数据和地址总线完全分离的Harvard结构。Avalon交换阵列完全支持以上种总线。Nios处理器的同步接口，低的资源利用率和优化的性能使之极其适合于在可编程逻辑中实现。其它的特性包括多达512个寄存器的大型寄存器组和多达64个优先级可调的中断。

Nios处理器的用户也可自行为Nios处理器设计增加专用指令。这些指令是由用户定义在硬件中实现的处理器命令。例如，在软件中估计需要80个时钟周期的乘法功能若以专用指令执行只需要两个周期。这样就能将诸如加速信号处理任务等各种功能集成到指令集中，能够处理多达五条不同的指令。系统设计者使用Altera的SPOC Builder工具自动创建Nios系统单元之间的接口逻辑，为其分配一个空闲的操作码，并生成所有所需的C和汇编器的宏。

Nios处理器的设计环境包括参数化硬件描述和自适应的软件开发环境。Altera器件如Cyclone、Stratix、Stratix GX和HardCopy器件能够实现Nios处理器。典型的FPGA内的Nios处理器性能在50至125MIPS之间。Nios软核处理器支持的操作系统包括ATI Nucleus，uC/OSII和KROS。

可编程系统（SOPC）设计

设计者使用Altera的SOPC Builder工具能以简单的按部就班的方式生成期望的系统。首先，选择用于处理的CPU――本例中是Nios结构。然后设置不同的结构特性配置处理器。最重要的参数包括：

数据总线宽度

寄存器组大小

硬件支持的算术功能（如乘法）

性能或尺寸优化

支持操作系统

专用指令（除法，浮点单元，FFT和其它）

CPU经裁剪符合预期的系统需求，设计者只需要建立Nios控制系统所需的接口。辅以图形用户接口，由齐全的不同模块的库构建所需的系统。接口库包括器件使用的IP核和Altera IP合作者提供的模块。也可以将专用模块添加到模块列表中，以后该模块就可以成为特定用户群的标准块。

每个IP模块用各自编程掩码进行参数配置。在这一过程中，模块会根据设置的数据总线宽度进行调整，对它的功能进行控制，或对特定的应用进行优化。例如，FIR滤波器的抽头和系数可以调整，以满足分集电视接收机的特定需求。

下一步是将功能模块和CPU连接。首先，以图形方式生成内部总线系统，连接接口模块和CPU，分配地址范围和中断。这样就设置了整个系统所需的必要单元，系统也随之实现。

在硬件方面，Altera SOPC Builder生成网络列表，VHDL或Verilog描述和仿真环境。在软件方面，SOPC Builder自动创建程序头文件，库以及接口并入程序环境所需的驱动。

最后一步是将Nios设计集成到PLD中，编写应用程序，将系统及库和操作系统合成在一起，对目标系统进行编程。所有这些步骤都将在Quartus II集成开发环境中完成，该环境也可用于最后的验证和调试阶段。

数字电视开发的下一目标

未来Hirschmann计划将其它的数字标准如ISDB T（日本）和ATSC（USA）集成到该系统中。Hirschmann也在研究“天线底部接收机”的概念，即接收机位于天线的底部。这种布置可以不需要RF馈线和放大器，从而进一步改善接收质量。将接收机的部分硬件转换为软件，这样可以通过软件对不同的广播服务进行配置。

这样的软件无线电是基于一致的硬件平台，这样整个系列接收机的衍生品可以在很大的频率范围内由软件进行调整、配置和使用。软件无线电的概念要求在天线上之间扫描广播信号，然后在数字域上进行全部的后续处理。现在，还无法实现这种意义上的软件无线电，因为无法达到所需的系统处理性能，最重要的是根本无法提供模数变换器所需的很高的采样频率。不过，以近乎中频工作的软件无线电子集现在可能已经很明确了。由于这种无线电技术具有令人满意的质量和便利的特性，很可能很快就会配置到新的轿车中。