基于Flash和JTAG的FPGA系统

引言

针对需要切换多个FPGA配置码流的场合， Xilinx公司提出了一种名为System ACE的解决方案，它利用CF(Compact Flash)存储卡来替代配置用PROM,用专门的ACE控制芯片完成CF卡的读写，上位机软件生成专用的ACE文件并下载到CF存储卡中，上电后通过ACE控制芯片实现不同配置码流间的切换。

System ACE的解决方案需要购买CF存储卡和专用的ACE控制芯片，增加了系统搭建成本和耗费了更多空间，而且该方案只能实现最多8个配置文件的切换，在面对更多个配置文件时，这种方案也无能为力。但若要开发System ACE的替代方案，则需要选择更合适的可反复编程存储器，并且需要选用合适的传输协议接口来下载配置码流。通过串口或并口来下载配置码流速度太慢，不能满足应用中快速下载的需要;通过USB接口来下载配置码流则需要专门的控制芯片，增加了系统设计的成本。

本文选用大容量NOR Flash存储器来存储配置码流，并利用JTAG接口完成配置码流下载的FPGA多配置解决方案。与System ACE方案相比，该方案不仅能快速完成多个配置码流的下载，还具有更高的配置速度和更低的实现成本。

1 JTAG接口模块的设计

为了将配置码流写入Flash存储器，上位机软件通过JTAG下载线与JTAG接口模块连接。JTAG接口模块接收上位机软件发送的JTAG信号，从中提取出JTAG指令及对应的数据，并产生针对Flash存储器的擦除和烧写信号。由IEEE 1149.1-2001标准以及NOR Flash存储器先擦除后写入的特性，设计上位机软件的具体执行流程如图1所示。同时为了完成Flash存储器的擦除和烧写，本文在软件设计中规定了一系列的自定义JTAG指令，如图1中括号内所示。本文规定一帧数据大小为4096比特。

JTAG接口模块通过外部引脚接收到JTAG信号后，为了完成JTAG指令及数据的提取，JTAG接口模块中必需包含一个TAP(Test Access Port)控制器，TAP控制器是一个16状态的状态机，在TCK的上升沿通过TMS的变化可以控制状态的转移。在特定的状态即可将JTAG指令及数据分别存入指令寄存器(IR Instruction Register)和数据寄存器(DR Data Register)中。JTAG接口模块在接收到上位机软件发送的指令后，相应的解释如表1所列。

2 Flash控制器和FPGA器件配置模块设计

2.1 Flash控制器设计

烧写Flash存储器和利用Flash存储器配置FPGA器件时，都需要对Flash存储器进行操作，因此需要设计一个控制器模块来专门产生Flash存储器的控制指令。Flash控制器要实现的功能是：响应输入的擦除、写、读命令，并根据命令产生相应的时序来实现对Flash的操作。

为了在一片Flash存储器中存放多个配置文件，可以将Flash按照配置文件的大小分为多个区间。这样，对于一个具体的配置文件，输入指令的作用范围应该在配置文件存放的区间内。因此，擦除某个配置文件时要选用块擦除方式，而不是整片擦除方式。

为了及时的将一帧配置码流写入Flash存储器中，要求Flash存储器的编程时间应该小于FPGM指令执行后的等待时间。根据Flash存储器数据手册上的参考数据计算后发现，使用普通的编程方式来烧写一帧配置码流时间大于等待时间，而使用写缓冲的编程方式来烧写一帧配置码流的时间要小于等待时间，因此必须选用写缓冲的编程方式来烧写Flash存储器。

JTAG接口与Flash控制器间的命令和数据翻译由反向兼容JTAG控制器中的烧写控制模块完成。它会接收JTAG接口发送的擦除或写命令，经过转化后产生相应的Flash控制器必需的命令、地址和数据。由于一次写缓冲编程写入Flash存储器的数据小于一帧配置码流的大小，因此接收到写命令后，烧写控制模块会配合写命令和对应的操作地址，将缓冲区中一帧配置码流分多次送往Flash控制器。

2.2 FPGA器件配置模块设计

Virtex系列FPGA器件的配置模式共有4种：串行主模式、串行从模式、并行从模式和边界扫描模式，其中主模式使用内部振荡器提供时钟，从模式和边界扫描模式使用器件外部提供的时钟。在FPGA器件上电初始化后，配置模块向FPGA发送配置码流和配置时钟来配置FPGA器件。因为配置速度越快FPGA器件工作前的等待时间就越短，所以本方案选择速度最快的并行从模式[6].图2是并行从模式的时序图，数据(DATA[7:0])必须满足建立时间(Tsu)和保持时间(Th)的约束。FPGA器件配置模块配置FPGA器件的步骤如下：

1,FPGA器件配置模块检测到INIT引脚信号变高，说明FPGA器件的上电后自动初始化已完成，配置模块向Flash控制器发送读命令;

2,配置模块收到Flash控制器返回的配置码流后，在每个时钟上升沿向FPGA器件发送一个8位配置码流;

3,配置模块检测到DONE引脚信号变高，