时间交替ADC系统的实现

随着现代信息处理系统逐渐向数字化、智能化和宽带化的方向发展，ADC系统成为了众多研究领域的瓶颈，如何在有效地提高系统采样率的同时保持较高的采样精度成为亟需解决的问题。除了通过工艺、电路结构等方面的改进设法提高单块ADC的转换速度外，通过时间交替采样技术也是提高转换速度的一种有效方法。时间交替采样采用多片ADC对同一模拟输入信号进行并行交替采样，从而能够成倍地提高整个ADC系统的采样率，同时整个采样系统的采样精度可基本保持不变。

本文设计了一个用两片AD9480组成的时间交替ADC系统，电路主要包括前置放大、采样时钟信号产生、基于FPGA的数据采集控制与存储等几部分。时间交替ADC系统实现时的主要问题是由于每片ADC之间性能的不匹配，会不可避免地引入通道失配误差，这些误差的存在会导致采样数据中出现杂波分量，严重影响系统性能。为此文章讨论了误差校正方案，针对三种主要的通道适配误差即偏置误差、增益误差及采样时间误差，给出了校正方案，并在Matlab中对采集到的数据进行了验证，结果表明经过校正，通道误差能得到较好的消除。

1 时间交替采样系统

时间交替采样系统的原理如下图1所示，利用M片采样率为fs/M的ADC以一个固定的时间间隔依次对同一个输入模拟信号进行并行交替采样，相邻ADC之间的采样时间间隔为Ts=1/fs相位之间固定相差360/M度，如下图2所示。最后，将每片ADC采样数据拼接成一个总的采样数据输出。经过以上的操作，整个采样系统的采样率可以达到fs，提高为单

片ADC采样率的M倍。

本文设计的系统采用两片采样精度为8bit，最高采样频率为250MSPS的AD9480芯片。整个硬件电路的组成如下图3所示，主要包括差分放大电路、采样时钟产生和分配电路、ADC采样电路、FPGA控制电路及电源管理。

1)差分放大电路

前置差分放大电路采用ADI公司生产的AD8351芯片作为差分放大器，这款芯片具备低功耗、低失真、大宽带的特点;并且可以作为单端和差分变换不同增益比的差分输出，其增益最大可以调到26 dB。设计中单端模拟输入信号经过差分放大电路后产生共模电平为1.9 V，电压摆幅为350 mV的模拟LVDS差分信号。

2)时钟产生和分配电路

时钟产生和分配的设计是时间交替采样技术实现的关键。设计中采用ADI公司的AD9518—3时钟芯片，这款芯片自带锁相环PLL电路;输出信号为LVPECL类型高速差分信号，其最高频率为1.6GHz;同时该时钟芯片能够产生三对时间交替时钟信号通道，通道之间的时钟偏斜在10 ps内，且输出的时钟自身抖动要小于225 fs，因此是一款十分理想的时钟芯片。设计过程中利用其两对时钟通道产生幅度相同，相位相反的差分时钟信号。

3)ADC采样电路

ADC采样电路采用的是AD9480芯片进行设计，这款芯片最高采样率为250MSPS，转换输出数字信号为8位，常温下实际有效位数典型值可以达到7.6位，是一款十分优秀的高性能模数转换器。在其输出端不仅输出LVDS采样数据，同时直接将输入的差分时钟做简单处理后也送到了输出端，方便后期对采样数据的处理。对于LVDS电平在高速电路PCB设计中，进行了特殊的“蛇形”走线方式，以减小信号的反射串扰，同时在差分信号的接收端接入100欧姆的电阻以实现阻抗匹配。

4)基于FPGA的系统控制

采样系统利用FPGA进行时钟芯片AD9518—3的寄存器配置以及对采样数据进行缓存和实时观测，这里采用ALTERA公司Cyclone III系列的EP3C25Q240C8芯片作为控制单元，这款芯片是一款高性价比的FPGA芯片，工作电压为1.2 V，内部集成了24 624个逻辑单元;同时在芯片内部有多达66个M9K存储单元，可以被方便的配置成RAM、ROM、FIFO等，因此很容易地实现数据存储;另外芯片拥有多达149个的I/O引脚，内嵌了4个锁相环(PLL)，能够满足设计要求。

采用FPGA对整个系统控制的过程如下：FPGA上电复位后，对时钟芯片AD9518—3写入控制字以便完成时钟芯片的寄存器配置，这里的配置过程即时钟芯片产生两路采样时钟的过程，经过配置后，产生两路大小相同，相位相反的差分LVPECL时钟信号;同时采样时钟接入到ADC采样电路以控制采样过程，经过ADC采样通道后的采样数据和采样时钟同时通过异步FIFO处理，实现跨时钟域的数据传递，选取的FIFO深度为256，并将数据缓存到FPGA中，并通过QuaitusII软件中内部嵌入式逻辑分析(SignalTap)实时观测FPGA引脚的采样数据，判断采样过程是否理想，对于不理想的数据需要重新进行采样;FPGA缓存的数据可进一步送到上位机中进行误差分析和校正。

2 通道误差的校正

对于理想的时间交替采样系统，第k路采样通道