具有实时跟踪功能的忆阻视觉传感器架构
3)。假设理想二极管D1-D4(无电压降),且RL > RH, 每个模块实现两个不同的一阶阻容滤波器,TH = RHC,且TL = RLC, 其中RH >> RL。监视场景中的事件需要从几秒到几十秒的大范围时间常数滤波器,这意味R和C应该分别是兆欧和微法量级的电阻器和电容器。每个模块(LPF1, LPF2)都必须能够从一个时间常数切换到另一个时间常数,从而取得自适应算法所需的行为特性。为取得一个高效的视觉传感器架构,这种双边峰值检测和滤波操作必须在像素附近的位置完成。为此,有些人提出定制CMOS传感器解决方案[17],[7],[18],使用开关电容器技术模拟每个像素里面的两个滤波器。不过,这种设计方法有以下两个缺点:(a) 两个阈压值在模拟存储器内的保留时间达不到应用的求;(b)充当模拟存储单元的电容器占用的芯片面积过大,影响像素间距变校为解决这些主要问题,我们探讨能否用一个忆阻器代替滤波器的部分功能,发挥其非易失性存储和纳米级尺度的优势。此外,通过数字脉冲(电压或电流)信号很容易控制忆阻器的电阻,按照图4的工作原理,我们的像素解决方案依靠三个忆阻器(MS, Mmax,Mmin)保存与信号VS成正比的电阻值和两个阈压Vmax和Vmin。像素解决方案的原理示意图如图6所示。光频转换器 (L2F)模块将留在像素上的光强转换成固定脉宽(△T)且频率与光生电流(Iph)成正比的数字脉冲,在像素复位过程中,MS电阻值置于最高值(MSL = ROFF ),等待L2F数字脉冲设置电阻值。
![](../img/eep/emb/emb-51397dbfup5udwzd.png)
图7:像素在积分时间(Ti)内的时序图,L2F将n个数字电流脉冲I1馈入MS,使忆阻器电阻在Roff至R(n)范围内变化
![](../img/eep/emb/emb-513983i0f5dho1rk.png)
图8:与像素的四个不同状态有关(max,min)的忆阻器控制: LL,HL,LH,HH
![](../img/eep/emb/emb-51399w5d105zf4rz.png)
图9:在每个更新脉冲 (PLS)后,通过忆阻器电阻值(Mmax, Mmin)表达两个阈压在每个像素状态(表I所列像素状态: S1, S2, S3, S4)的预计行为。S1、S2和S3是发生在传感器工作期间的典型状态,而S4则发生在传感器校准阶段,是专门生成的信号。
A. 曝光时间
在曝光时间(Ti)内, L2F转换器生成一串振幅I1、脉宽△T且频率与光强成正比的电流脉冲,送入MS,如图7所示。下面的等式通过状态变量w(t)描述了MS的状态:
![](../img/eep/emb/emb-51400m4hf1smrx30.png)
其中,RON是低电阻,D是忆阻器长度,uv是 掺杂迁移率,n是L2F在曝光时间内生成的脉冲数量,在施加n个脉冲后,最终电阻值是:
![](../img/eep/emb/emb-51401hn4ldgj1fo3.png)
B. 读出和热像素侦测
在曝光时间后,比较MS与Mmax和Mmin值,因此,像素连接位线(SEL=H),向三个忆阻施加相同的偏置电流Ibias,使忆阻器电压施加到三个位线上(blS,blH, blL)。然后将blS与blH和blL电压分别比较,以检测潜在热像素条件。将SW1、SW2和SW3都设到位置”3”,因此,使共节点C短接Vref,向Mmax和Mmin施加偏置电流Ibias。最后,取得下面的电压降:
![](../img/eep/emb/emb-51402wfaj5qgokzq.png)
使用置于像素外部的两个时钟驱动的列级(HBLOCK)比较器完成热像素检测。表I列出了不同像素状态的数字输出信号。
C. 阈压更新
图8描述了两个忆阻器(Mmax和Mmin)的控制与S1、S2、S3和S4四个像素状态的关系。为实现一个时间常数TH短的滤波器,用信号PLS生成的△TP脉宽的电流脉冲IPH驱动忆阻,馈入HBLOCK。通过估算注入到器件的电荷qHOT = IH?△TP和施加的脉冲数量”m”,设置滤波器的时间常数。另一方面,考虑到冷像素条件,慢滤波器负责处理电荷qCOLD = IPL?△TP,qCOLD < qHOT。 这意味,给忆阻器提供的电荷量相同时,在qCOLD情况下,忆阻变化不大。通过选用图8所示的电路配置,有时可以进行两个阈压的更新过程。假设像素状态是S3,向Mmax馈入qHOT = IH?△TP , 同时向Mmin馈入qCOLD = (IH-Id) ?△TP, Id = IH-IL。在这种情况下,两个阈压(Vmax和Vmin)都接近电流信号VS,但是以不同的速度接近(Vmax上升快,Vmin下降慢)。
V. 仿真结果
我们使用MATLAB建立了自适应背景提取算法模型并进行了仿真测试[7],[18]。如图6所示,我们模拟了像素架构的四种不同状态,使用Cadence Spectre [19]通过电仿真再现了图9所描述的预期行为。像素架构设计采用3.3V、0:35m CMOS制造工艺,按照[9]和[20]所列等式,使用Verilog-A模拟忆阻器行为,选择宽忆阻范围(RON = 200Ω ,ROFF = 200KΩ),以覆盖更大的动态范围。曝光时间值不宜过大,以不会在高频光阻编码过程中导致Ms进入导通状态为准。
使用相同的仿真参数验证四个像素状态,仿真结果见图10。用L2F在10 ms曝光时间(Ti)内生成的数字脉冲设置Ms。在忆阻重置到ROFF状态前,比较Ms的最终值与Mmax和 Mmin值。然后,根据像素条件,对Mmax和Mmin进行相应的调整。图10a是图8的像素状
- 支持网络传感器的嵌入式操作系统设计(11-10)
- 一种基于DSP的张力、深度、速度测量系统(04-15)
- 基于TMS320F2812的DSP控制器设计及应用(04-15)
- 基于DSP的数字式MEMS加速度传感器的设计与应用(04-17)
- 基于ADSP-BF533的家庭安全系统设计(03-26)
- 基于MSP430单片机的电子汽车限速器的研究(08-20)