高速差分线的PCB设计与仿真

现太多的拐弯，拐弯处尽量用45°或弧线，避免90°拐弯。

2.3不同差分线对间处理

LVDS对走线方式的选择没有限制，微带线和和带状线均可，但是必须注意要有良好的参考平面。对不同差分线之间的间距要求间隔不能太小，至少应大于3-5倍差分线间距。必要时在不同差分线对之间加地孔隔离以防止相互间的串扰。LVDS信号尽量远离其它信号。LVDS差分信号不可以跨平面分割。尽管两根差分信号互为回流路径，跨分割不会割断信号的回流，但是跨分割部分的传输线会因为缺少参考平面而导致阻抗的不连续（如图所示，其中GND1、GND2为LVDS相邻的地平面）。

图1：差分对线

接收端的匹配电阻的布局。对接收端的匹配电阻到接收管脚的距离要尽量靠近。同时匹配电阻的精度要控制。对于点到点的拓扑，走线的阻抗通常控制在100Ω,但匹配电阻可以根据实际的情况进行调整。电阻的精确度最好是1％-2％。因为根据经验，10％的阻抗不匹配就会产生5％的反射。

 串行LVDS信号的仿真分析

以上分析了LVDS信号设计时必须注意的事项，虽然在PCB设计的时候一般都会遵守以上的规则进行，但是为了能够提高设计的正确性和准确行必须对PCB进行信号完整行仿真，通过仿真得到信号的串扰、延时、反射和眼图波形，从而达到设计即正确的目标。信 号完整性问题的仿真流程是先建立元器件的仿真模型，然后进行前仿真确定布线过程的参数和约束条件，物理实现阶段按照约束条件进行设计，最后进行后仿真，验 证设计是否满足设计要求。在整个流程中模型的精确性直接影响仿真的结果，而在前仿真和后仿真阶段用到的仿真分析方法对于仿真结果同样至关重要，而在本设计 中采用了精确度较高的spice模型。下面结合实际的项目来说明仿真在本设计的实施过程。

3.1.  PCB叠层设置

由上面的分析知道，PCB板的叠层设置和信号的耦合以及阻抗计算都有着密切的关系，所以在开始PCB设计之前必须进行叠层设计，然后进行信号的阻抗计算。在本设计中的叠层设计见下图：

 图2：叠层设计

由于PCB密度较高，本设计采用10层板的叠层结构，经过合理的安排叠层厚度，通过allegro计算，表面微带和内层带状线的差分线在线宽6㏕线间距6㏕时，阻抗理论计算值分别为100.1和98.8Ω。符合阻抗控制要求。

3.2.  设置直流电压值

这一步骤主要是为某些特定的网络（一般是电源地等）指定其直流电压值，确定DC电压加在网络上，执行EMI仿真需要确定一个或多个电压源管脚，这些电压值包涵了模型在仿真过程中使用的参考电压信息。

3.3. 器件设置

在allegro仿真的时候allegro会把器件分成三大类：IC、连接器和分立器件（电阻电容等），allegro会依据器件类型来给器件的管脚分配仿真属性，分立器件和连接器的管脚属性为UPSPEC，而IC的管脚属性可以为IN、OUT和BI等。

3.4. 模型分配

在板级高速PCB仿真过程中主要用要的模型有器件模型和传输线模型。器件模型一般是由器件生产厂家提供的。在高速串行信号中，我们采用的是精度更高的SPICE模型来进行仿真分析。传输线模型则是通过仿真软件建模形成的。信号在传输时，传输线会使得信号完整性问题突出，因此仿真软件对传输线精确建模的能力直接影响仿真结果。

图3：差分对线模型b:带状线   c: 微带线

而 信号路径和返回路径所在的传输线不可能是理想的导体，因此它们都有有限的电阻，电阻的大小由传输线的长度和横截面积决定。任何传输线都可以划分为一系列串 接线段。同样的在传输线之间的介质也不可能是理想的绝缘体，漏电流总是存在的。实际的传输线模型由无数个短线段组成，短线段的长度趋于零。  关于传输线的模型是allegro自动分配的。仿真的时候主要是分配器件模型。

3.5. SI检查

SI Audit功能是用来检查某一个特殊的网络或者一群网络是否能够被提取出来进行分析，一般就是设置我们需要关注的高速网络，本设计主要关注LVDS串行信号。

3.6.提取网络拓扑

从PCB中提取待关注信号的拓扑结构，一般包括驱动端和接收端，以及传输线和相关的匹配电阻电容等，可以从拓扑结构中看出该网络经过那些路径，那些会对信号的传输造成影响。本文仅以其中一个信号的网络拓扑图为例，如图4所示：

图：4 差分对线的网络拓扑

3.7. 查看波形

以上的相关步骤设置好以后就可以进行仿真了，allegro可以进行信号的反射仿真、串扰仿真，差分线还要进行眼图分析。当然仿真也分前仿真